Устройство для умножения Советский патент 1989 года по МПК G06F7/52 

Изрбретение относится к цифровой, вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах.

Целью изобретения является сокращение аппаратурных затрат.

На фиг.1 представлена функциональная схема предлагаемого устройства для умножения (для ); на фиг.2 - функциональная схема одноразрядного сумматора всех строк матрицы, кроме последней; на фиг.З - функциональная схема одноразрядного сумматора последней строки матрицы; на фиГ44 - временная диаграмма работы устройства.

Устройство (фиг.1) содержит матрицу одноразрядных сумматоров 1.1-1,п, 2,1-2.п, 3.1тЗ,п, матрицу элементов

И 4, входы 5.1-5.П разрядов первого операнда А, входы 6.1-6.3.разрядов второго операнда В, тактовые входы 7.1-7.3, вход 8.1 сброса, выходы 9.1- 9,3 произведения С, дополнительные входы 10.1-10.3.

Калщый одноразрядный сумматор 1.1- 1.11 (2.1-2.П) (фиг.2) содержит элемент 11 задержки, элементы НЕ 12, элементы И 13, элементы ИЛИ 14, первый информационньш вход 15, второй информационный вход 16, третий информационный вход 17, управляющий вход 18, выход 19 суммы, выход 20 переноса, управляющий выход 21.

Одноразрядные сумматоры 3.1-3,п (фиг.З) содержат элементы НЕ 22, элементы И 23, элементы ИЛИ 24, элемент 25 задержки, первый информационный вход 26, второй информационный

сд

4

СП

31501045

вход 27, третий информационньш вход 28, первый управляющий вход 29, второй управляющий вход 30, выход 31 суммы, выход 32 переноса, второй уп- рав ляющий .вьосод 33, первый управляющий выход 34.

Устройство для умножения работает в конвейерном режиме, суть которого заключается в следующем.Ю

В исходном состоянии на входах 7.1, 7.2, 7.3, 8.1 установлен сигнал 1 (см. фиг.4). Перед началом работы . умножителя на вход 8.1 подается отриВ течение времени, пока идет вычисление на второй ступени устройства, с выхода 9.1 происходит; считывание младшего разряда С , произведения С, а на одноразрядных сумматорах 3.1-З.п идет подготовка к вычислению, к моменту времени 2 Тдлдц, происходит подача разряда В, множителя на вход 6.3.

К моменту времени ,4-2 Г„ац(,-1, на вход 7.3 подается сигнал О, разрешающий суммирование на одноразрядных сумматорах 3.1-3,п. В момент

Изобретение относится к цифровой вычислительной технике и предназначено для использования в специализированных и универсальных вычислительных устройствах. Цель изобретения - сокращение аппаратурных затрат. Устройство для умножения содержит матрицу одноразрядных сумматоров и матрицу элементов И и работает в конвейерном режиме. Количество ступеней устройства M определяется из неравенства Mτ_макс ≥τ_макс+T_БСмин+T_БКмакс где τ_макс - максимальное время прохождения сигнала в одноразрядном сумматоре, T_БСмин - минимальное время, необходимое для правильного считывания разряда результата С, T_БКмакс - максимальный период коммутации разрядов множителя В. Технически это условие реализуется при M =3, что позволяет исключить возможность появления гонок. 4 ил.

дательный импульс Сброс, который сбрасывает одноразрядные сумматоры 3.1-З.п в нулевое состояние, при этом на выходах суммы и переноса одноразрядных сумматоров 3.1-З.п устанавливается сигнал О.

Процесс вычисления начинается с подачи на входы 5.1-5.П-, n-1-разряд- ного двоичного множимого А и младшего разряда К-разрядного множителя В на вход 6.1 (момент подачи совпадает с задним фронтом импульса Сброс). Спустя время ((.cvi вход 7.1

подается сигнал О, разрешающий сум

мирование на одноразрядных сумматорах 1..п (. - максимальное время 30 переходного процесса в логическом

25

элементе И, t 4+t

макснб

где Л величина временном задержки сигнала в элементе задержки, .,- максиподается сигнал О, разрешающий работу первой ступени, а к моменту .с 3 ллакС на вход 7.3 подается сигнал 1, обеспечивающий запоминание информации на выходах одноразрядмальное время переходного процесса с

в логическом элементе НЕ). Через вре--ных сумматоров 3.1-З.п и запрещающий

мя вычисление в первойобработку сигналов, появляющихся на

строке заканчивается, на вход 7.1их информационных входах.

подается сигнал 1, обеспечивающий огда все К разрядов множителя В

запоминание информации, установившей- Qбудут поданы, на входах 6.1-6.3 устася на выходах одноразрядных сумматоров 1.1-1.П и запрещающий обработку сигналов, которые будут появляться на их информационных входах ( максимальное время прохождения сигна- ,с ла в одноразрядном сумматоре от входов до выходов). .

В течение времени, пока проходит

навливается сигнал О, а вычисление продолжается до получения всех п+К разрядов произведений С с выходов 9.1-9.3.

Формула изобретения

Устройство для умножения, содержащее матрицу из (т п) элементов И

вычисление на одноразрядных суммато- м матрицу из () одноразрядных сум- рах 1.1-1.П, на одноразрядных сумма- маторов (п - разрядность первого операнда, m - произвольное целое число), причем первые входы элементов И i-ro

торах 2.1-2.П проходит подготовка к вТ Гчислению; к моменту времени на вход 6.2 обеспечивается поцача разряда В множителя В, а к моменту времени ь,(,,,+t-t, на вход 7.2 подается сигнал О, разрещаю ций суммирование на одноразрядных сумматорах 2.1-2.п.

55

столбца матрицы (,...,п) соединены с входом соответствующего разряда первого операнда устройства, вход соответствующего разряда второго операнда которого соединен с вторыми входами элементов И j-й строки мат20

15 времени .+2T,a.e на вход 7.2 подается сигнал 1, обеспечивающий

запоминание информации на второй ступени устройства и запрещающий обработку одноразрядными сумматорами 2.1-2.п сигналов, которые будут появляться на их информационных входах.

Процесс вычисления продолжается циклически. Пока идет вычисление на третьей ступени устройства, с выхода 9.2 считывается разряд С произведения С, а на первой ступени устройства идет подготовка к вычислению, через время 3 ллако вход 7.1 подается разряд БД множителя В. К моменту времени trt д +3 c:; c кt-t, на вход 7.1

подается сигнал О, разрешающий работу первой ступени, а к моменту .с 3 ллакС на вход 7.3 подается сигнал 1, обеспечивающий запоминание информации на выходах одноразряд

навливается сигнал О, а вычисление продолжается до получения всех п+К разрядов произведений С с выходов 9.1-9.3.

Формула изобретения

Устройство для умножения, содержащее матрицу из (т п) элементов И

столбца матрицы (,...,п) соединены с входом соответствующего разряда первого операнда устройства, вход соответствующего разряда второго операнда которого соединен с вторыми входами элементов И j-й строки мат10

20

25

ТЗОША;

ицы (,...,m), выходы которых оединены с первыми информационными ходами одноразрядных сумматоров j-й строки матрицы, выход переноса (k,i)- го одноразрядного сумматора матрицы (,.,.,т-1) соединен соответственно с вторым информационным входом (k+ -«1,i)-ro одноразрядного сумматора матрицы, выход переноса (m,i)-ro одноразрядного сумматора матрицы соединен соответственно с вторым инормационным входом (1,1)-го одноразрядного сумматора матрицы, выход суммы (k,l)-ro одноразрядного сумматора матрицы (,..,,п-1) соединен соот- ветственнЬ- с третьим информационным входом (k+1, 1+1)-го одноразрядного сумматора матрицы, выход суммы (т,р)- го одноразрядного сумматора матрицы (,.,.,п) соединен соответственно с третьим информационным входом (1, р-1)-го одноразрядного сумматора матрицы, выходы суммы одноразрядных сумматоров первого столбца матрицы соединены с выходами соответствующих разрядов результата устройства, дополнительные входы которого соединены с третьими информационными входами однора зрядньк сумматоров п-го столбца матрицы, первьш и второй управляющие входы каждого (m,i)-ro одноразрядного сумматора матрицы соединены соответственно с тактовым входом и входом сброса устройства, каждый одноразрядный сумматор матрицы, кроме однораз- 35 рядных сумматоров последней строки матрицы, содержит семь элементов И, два элемента ИЛИ и три элемента НЕ, причем выходы первого, второго, третьего и четвертого элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с выходом суммы одноразрядного сумматора, выходы пятого, шесто- 45 го и седьмого элементов И соединены соответственно с первым, вторым и третьим входами второго элемента ИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора, 50 вход первого элемента НЕ соединен с первым информационным входом, одноразрядного сумматора и первыми входами первого, четвертого, шестого и седьмого элементов И, выход первого зле- 55 мента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ соединен с вторым информационным входом одноразрядного

30

0

5

5 5 0 5

0

сумматора, вторыми входами первого, третьего и седьмого элементов И и первым входом пятого элемента И, выход второго элемента НЕ соединен с вторыми входами второго и четн-.ертого элементов И,.вход третьего элемента НЕ соединен с третьим информационным входом одноразрядного сумматора, вторыми входами пятого и шестого элементов И и с тpeтьи D входами первого и второго элементов И, выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, каждый одноразрядный сумматор последней строки матрицы содержит девять элементов И, два элемента ИЛИ, четыре элемента НЕ и элемент задержки, причем выходы первого, второго, третьего, четвертого и пятого элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с выходом суммы одноразрядного сумматора и первым входом пятого элемента И, выходы шестого, седьмого, восьмого и девятого элементов И соединены с входами второго элемента ИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора и первым входом девятого элемента И, вход первого элемента НЕ соединен с первым информационным входом одноразрядного сумматора и первыми входами первого, четвертого, седьмого и восьмого элементов И, выход первого элемента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ соединен с вторым информационным входом одноразрядного сумматора, вторыми входами первого, третьего и восьмого элементов И и первым входом шестого элемента И, выход второго элемента НЕ соединен с вторыми входами второго и четвертого элементов И, вход третьего элемента НЕ соединен с третьим информационным входом одноразрядного сумматора и с вторыми входами шестого и седьмого элементов И, третьими входами первого и второго элементов И, выход третьего элемента НЕ соедгнен с третьими, входами третьего и четвертого элементо в И, вход элемента задержки соединен с первым управляющим входом одноразрядного сумматора и вторыми входами пятого и девятого элементов И, выход элемента задержки соединен с входом четвертого элемента НЕ, выход которого соединен с четвертыми входами первого, второго,, третьего и четвертого элементов И, трёть- - ими входами шестого, седьмого и восьмого элементов И, третьи входы пятого и девятого элементов И соединены с вторым управляющим входом одноразрядного сумматора, отличающееся тем, что, с целью сокращения аппаратурных затрат, в каждый одноразрядный сумматор матрицы, кроме последней строки матрицы, дополнительно введены два элемента И, элемент НЕ и элемент задержки, вход которого соединен с тактовым входом устройства и первыми входами восьмо- го и девятого элементов И, выход

fO.3

20

элемента задержки соединен с входом четвертого элемента НЕ, выход которого соединен с четвертыми входами первого, второго, третьего и четвертого элементов И и третьими входами пятого, шестого и седьмого элементов И, второй вход восьмого элемента И соединен с выходом первого элемента ИЛИ, второй вход девятого элемента И соединен с выходом второго элемента ИЛИ, выходы восьмого и девятого элементов И соединены соответственно с пятым входом первого и четвертым входом второго элементов ИЛИ.

S1

L

чг Ljfc,

Пп

/5

Лиг. 2