Вычислительное устройство Советский патент 1989 года по МПК G06F7/38 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычис- лительных устройствах.

Целью изобретения является упрощение устройства.

На фиг.1 представлена функциональная схема вычислительного устройства для т п Ц} на фиг.2 - функциональная схема вычислительной ячейки,- на фиг.З - функциональная схема ячейки памяти; на фиг.4 - временная диаграмма подачи управляющих сигналов.

Вычислительное устройство содержит матрицу вычислительных ячеек 1 размерностью m X п, где т, п - разрядности соответственно множителя и множимого, параллельный сумматор 2, m групп по j узлов 3 памяти (j 1, ..., Щ где j - номер группы), каждая вычислительная ячейка 1 содержит элементы И k-S, элементы ИЛИ 10 и 11, элемент НЕ 12, два элемента ИСКЛЮЧА- ЮЩЕЕ ИЛИ 13, узел k памяти, каждый узел памяти 3, Н содержит элемент 15 задержки, элемент НЕ 16, элементы И

17-19 и элемент ИЛИ 20.

Матричный умножитель реализует функцию:

S А + BD + С. (1) Для вычисления произведения двух чисел В и D слагаемые А и С должны быть нулевыми. Реализация умножителем функции вида (1) расширяет его функциональные возможности.

Каждая вычислительная ячейка 1 умножителя осуществляет такую же арифметическую функцию как весь умножитель, только для одноразрядных двоичных чисел, а, Ь, с, d:

S + с а -t- bd + с, (2) где а, Ь, с, d - сигналы на входах 21-2 вычислительно ячейки t;

S, с

сигналы на выходах

25 и 26 вычислительной ячейки 1.

В формуле (2) S и с складывается с учетом веса.

Вычислительная ячейка 1 описывается следующей системой логических уравнений:

S(t + 1) (а ® c)©(bd)3 Z + + S(t)Z;

с (t + 1) acZ+ bd(a (Э c)Z -I- + c (t)Z;(3)

0

0

j

0

5

d (t + 1) dZ + dd (t) +d (t)r;

b b;

Z Z,

где S(t + 1) и S(t) - значения выхода 25 соответственно в последующий и предыдущий моменты времени;

с (t + 1) и c(t) - значения выхода 26 соответственно в последующий и предыдущий моменты времени;

d (t + 1) и d (t) - значения выхода 27 соответственно в последующий и предыдущий моменты времени;

b и Ь - значения выхода 28 вычислительной ячейки 1;

Z и z - соответственно значения входа 29 и выхода 30 вычислительной ячейки 1.

Узел 3 памяти описывается системой логических уравнений-:

Y(t+ 1) yZp + yY(t) Y(t)Zp;

Zp,Zp,(k)

гдeY(t+1)

и Y(t) - значения выхода 31 узла 3 памяти соответственно в следующий и предыдущий моменты, времени,- у - значение входа 32 узла 3

памяти;

Z р и ZP - соответственно значения входа 33 и выхода 3 узла 3 памяти.

Матричный умножитель работает в конвейерном режиме следующим образом,

В исходном состоянии на управляющих входах 35,-355 умножителя установлен сигнал О. Процесс вычисления начинается с подачи на входы . 37,-37j, 380-383. 39о-39з первых сомножителей В и слагаемых А, С. В течение времени Тр (фиг.) вычисление происходит в вычислительных ячейках 1 первого ряда.

В момент времени Тр, когда вычисления в первом ряду закончились, на управляющий вход 35, подается сигнал 1, который осуществляет запоминани информации, установившейся на выходах вычислительных ячеек 1 первого ряда. При этом на выходах 27 вычислительных ячеек 1 первого ряда запоминается множимое D,. Сигнал 1 на входе 35 запрещает также отработку вычислительными ячейками 1 первого ряда сигналов, которые будут появляться на их входах Збо-З з, 37о 37j, . Единица на управляющем входе 35 сохраняется в течение времени Тр (фиг.4), что обеспечивает проведение вычислений на втором ряду вычислительных ячеек 1 и запоминание информации в узле 3 памяти второго ряда.

Время, пока в первом ряду вычислительных ячеек 1 не производятся вычисления, используют для подачи на

входы Збо-3бз, 37о-37з, 38о-3бз, 39о 39 нового множимого Dj, .младшего разряда множителя В и новых слагаемых А и С..

Подача новой информации на вычислительные ячейки 1 первого ряда про- водится в промежуток времени S (фиг.). По окончании вычисления в первом ряду вычислительных ячеек 1 и запоминания в узле 3 памяти ряда, в момент времени 2Тр, после начала вычислений на управляющий вход 35 подается сигнал 1, который осуществляет запоминание информации, установившейся на выходах вычислительных ячеек 1 второго ряда и на выходе уз- ла 3 памяти второго ряда, а также запрещает отработку вычислительными ячейками 1 второго ряда и узлом 3 памяти первого ряда сигналов, которые будут поступать на их входы.

С момента времени 2Тр вычисление продолжается в третьем ряду вычислительных ячеек 1 и происходит работа узлов 3 памяти третьего ряда.

Поскольку первый ряд вычислитель- ных ячеек 1 готов к работе, на его управляющий вход 35 , в момент времени (ТР + Tj) подается сигнал О, который разрешает обработку вновь поступившей информации вычислительными ячейками 1 первого ряда. Сигнал О на управляющем входе 35 , держится в течение времени ( + Т р), что обеспечивает правильное вычисление.

Так.как вычислительные ячейки 1 второго ряда не производят вычислений, то промежуток времени с (2Тр + Е) до (2Тр+ Т + f) используется для подачи разряда Ь второго множителя на вход 37, матричного умножителя, подготавливая его тем самым к новому вычислению.

Аналогично конвейерный процесс вычисления продолжается дальше. По мере окончания вычисления в i-й ступени (i 1, 2, ..., 5) матричного умножителя в нее вводится новая информация с периодом

Т,„ Тр-1- Т„+ «, (5) при этом Z, в течение времени Т находится в 1, а в течение времени (ТР + i) - в О. Подача новой информации на i-ю ступень с информационных входов умножителя, подсоединенных к i-й ступени, разрешается в промежуток времени, начиная с момента времени U, после установления Z в 1 и до истечения времени -С, после установления Z в О. На информационных выходах 40 -40 J с периодом Т д, будут появляться результаты вычислений. Узлы 3 памяти обеспечивают синхронизацию появления п старших и m младших разрядов результата на информационных выходах умножителя.

Формула изобретения

Вычислительное устройство, содержащее матрицу вычислительных ячеек размерностью m х п (где т, п - разрядности соответственно множителя и множимого), каждая вычислительная ячейка содержит шесть элементов И, элемент НЕ, узел памяти, m групп по j узлов памяти (j 1, ..,, m, где j - номер группы), причем каждый узел памяти содержит три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, причем первый вход первого элемента И узла памяти соединен с первым входом второго элемента И, второй вход которого соединен с первым входом третьего элемента И и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И узла памяти, второй вход первого элемента И которого соединен с выходом элемента НЕ узла памяти, входы разрядов первого слагаемого устройства соеди

йены соответственно с первым .вхолом первых элементов И вычислительных ячеек первой строки матрицы, входы разрядов второго слагаемого устройства соелинены соответственно с вторым вхолом первых элементов И вычислительных ячеек первой строки матрицы, входы разрядов множителя соединены соответственно с первым входом вторых элементов И вычислительных ячеек первого столбца матрицы, входы разрядов множимого устройства соединены соответственно с вторым входом вторых элементов И вычислительных ячеек первой строки матрицы и первым входом первых элементов И узлов памяти вычислительных ячеек первой строки матрицы, вторые входы третьих элементов И каждого узла памяти вы- числительных ячеек i-й строки матрицы (i 1, ) m) соединены с i-м тактовым входом устройства и входом элемента задержки узла памяти, выход которого соединен с входом элемента НЕ узла памяти, третий вход первого элемента И каждой вычислительной ячейки Матрицы соединен с первым входом третьего и четвертого .элементов И и выходом элемента НЕ вычислительной ячейки матрицы, выходы первого, третьего и пятого элементов И вычислительной ячейки матрицы соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ вычислительной ячейки матрицы, выход которого соединен с первым входом пятого элемента И вычислительной ячейки матрицы, выходы четвертого и шестого элементов И которой соединены соответственно с первым и вторым входами второго элемента ИЛИ вычислительной ячейки матрицы, выход которого соединен с первым входом шестог элемента И вычислительной ячейки матрицы, первый вход первых элементов И вычислительных ячеек матрицы п-го столбца S-й строки соединены с шиной логического нуля устройства (S 2, .,., m), первый выход первого элемента И вычислительной ячей ки S-й строки г-го столбца (г 1, ..., п-1) матрицы соединен с выходом второго элемента ИЛИ вычислительных ячеек (8-1)й строка и (г+1)-го столбца матрицы, выход первого элемента ИЛИ вычислительной ячейки i-й строки и 1-го столбца (1 1, ..о, п) матрицы соединен с

5

д 5 0

0

5

0

5

0

5

вторым входом первого элемента И вы- числительной ячейки (1+1)-й строки и 1-го столбца матрицы, выход элемента ИЛИ узла памяти вычислительной ячейки К-й строки (К 1, ..., т-1) и 1-го столбца матрицы соединен с вторым входом второго элемента И вычислительной ячейки (К+1)-й строки и столбца матрицы, выходы первых и вторых элементов ИЛИ вычислительных ячеек т-й строки q-ro столб- .ца (q г, ..., т) и выход первого элемента ИЛИ вычислительной ячейки первого столбца т-й строки матрицы соединены с соответствующими весовыми входами параллельного сумматора, п выходов которого соединены с выходами п старших разрядов устройства, m выходов младших разрядов устройства соединены соответственно с выходами элементов ИЛИ т-й группы узлов памяти, вторые входы третьего элемента И которой соединены с (т+1)-м тактирующим входом устройства, первые входы первого элемента И (i-l)-x узлов памяти j-й группы соединены соответственно с выходами элементов ИЛИ (-1)-й группы, первый вход первого элемента И j-го узла памяти j-и груп- рв соединен с выходом второго элемента. ИЛИ вычислительной ячейки j-й строки первого столбца матрицы вычислительных ячеек, второй вход пятого элемента И вычислительной ячейки i-й строки матрицы соединен с вторым входом шестого элемента И и с i-M тактовым входом устройства, первые входы вторых элементов И вычислительных ячеек i-x строк матрицы соединены с соответствующими разрядными входами множителя, отличающееся тем, что, с целью упрощения устройства, в каждую вычислительную ячейку устройства дополнительно введены первый и второй эле- . менты ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй входы первого элемента И вычислительной ячейки матрицы соединены соответственно с первым и вторым входами первого элемента ИСК/ЮЧЛЮЩЕЕ ИЛИ вычислительной ячейки, выход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом третьего элемента И вычислительной ячейки матрицы, выход второго элемента И вычислительной ячейки матрицы соединен с третьим входом третьего элемента И вычислительной

ячейки и вторым входом второго эле- вычислительной ячейки, вхол элемента мента ИСКЛЮЧАЮЩЕЕ ИЛИ вычислительной НЕ вычислительной ячейки, соелинен ячейки, выход которого соединен с с вторым входом шестого элемента И

вторым входом четвертого элемента Иг вычислительной ячейки- матрицы.

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке высокопроизводительных устройств обработки потоков дискретной информации. Цель изобретения - упрощение устройства. Вычислительное устройство содержит матрицу вычислительных ячеек 1 размерностью M^.N, где M, N - разрядности соответственно множителя и множимого, параллельный сумматор 2, M групп по J узлов 3 памяти (J = 1,...,M, где J - номер группы). Каждая вычислительная ячейка 1 содержит элементы И 4 - 9, элементы ИЛИ 10, 11, элемент НЕ 12, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, узел 14 памяти. Каждый узел памяти 3, 14 содержит элемент задержки, элемент НЕ, элементы И, элемент ИЛИ. 4 ил.

I

Ч

У Щ

зц

Фиг. /

15

16

33

ог

18 Пд

Mf

I 20

..J

J/

t

Фиг.2