Устройство для анализа формы огибающей частотного сигнала Советский патент 1989 года по МПК G01R29/02 

//(

CetntHnUL

i

(Л

от, 4

СА5

тального анализа фрагментов огибающей сигнала, отображаемой в реальном масштабе времени. Для этого в устройстве организуют дополнительный режим запоминания и отображения сумм заданного количества выборок огибающей сигнала. Идя этого в устройство введен сумматор 22, регистры 23, 2А, эапоми- наклций блок 25, коммутаторы 26, 27, элементы 28, 29 задержки, элемент И 30, наборное поле 31. Кроме того, устройство содержит генератор I импульсов, МШ 2, счетчик 3 адреса считывания, счетчик А адреса записи, регистры 5, 6, блок 7 сравнения, коммутатор 8, запоминающий блок 9, формирователь 10 коротких импульсов, дешифратор 11 нуля, делитель 12, триггеры 13, 14, элементы И 15, 16, формирователь 17 коротких импульсов, элементы 18, 19 задержки, ЦАП 20, индикаторный блок 21. 1 ил.

Изобретение относится к информационно-измерительной и вычислительной технике и может быть использовано для анализа формы детерминированных и случайных импульсных и частотно-модулированных сигналов. Цель изобретения - расширение функциональных возможностей устройства путем организации дополнительного режима детального анализа фрагментов огибающей сигнала, отображаемой а реальном масштабе времени. Для этого в устройстве организуют дополнительный режим запоминания и отображения сумм заданного количества выборок огибающей сигнала. Для этого в устройство введены сумматор 22, регистры 23, 24, запоминающий блок 25, коммутаторы 26, 27, элементы 28, 29 задержки, элемент И 30, наборное поле 31. Кроме того, устройство содержит генератор 1 импульсов, АЦП 2, счетчик 3 адреса считывания, счетчик 4 адреса записи, регистры 5, 6, блок 7 сравнения, коммутатор 8, запоминающий блок 9, формирователь 10 коротких импульсов, дешифратор 11 нуля, делитель 12, триггеры 13, 14, элементы И 15, 16, формирователь 17 коротких импульсов, элементы 18, 19 задержки, ЦАП 20, индикаторный блок 21. 1 ил.

Изобретение относится к информационно-измерительной и вычислительной технике и может быть использовано для анализа формы детерминированных и случайных импульсных и частотно-модулированных сигналов.

Цель изобретения - расширение функ циональных возможностей устройства путем организации дополнительного режима детального анализа фрагментов огибающей сигнала, отображаемой в реальном масштабе времени.

На чертеже представлена структурная схема устройства.

Устройство содержит генератор 1 импульсов, аналого-цифровой преобразователь 2, счетчики адреса считывания 3 и записи 4, первый 5 и второй 6 регистры, блок 7 сравнения, первый коммутатор 8, запоминающий-блок 9, первый формирователь 10 коротких импульсов, дешифратор 11 нуля, делитель 12 первый 13 и второй 14 триггеры, первый 15 и второй 16 элементы И, второй формирователь 17 коротких импульсов, первый 18 и второй 19 элементы задержки, цифроаналоговый преобразо- ватель 20, индикаторный блок 21, сумматор 22, третий 23 и четвертый 24 регистры; дополнительный запоминающий блок 25, второй 26 и третий 27 коммутаторы, третий 28 и четвертый 29 элементы задержки, третий элемент И 30, наборное поле 31, причем выход генератора 1 импульсов соединен с певым входом аналого-цофрового преобразователя 2 и счетчиком 3 адреса считвания, информационным входом устройства является второй вход аналого- цифрового преобразователя 2, выход которого через первый регистр 5 со

5

5 Q

Q 5 0

едр1нен с первым входом второго регистра 6 и первым входом блока 7 сравнения, выход которого соединен с первым входом второго элемента И 16, выход второго регистра 6 соединен с вторым входом блока 7 сравнения, первым входом запоминающего блока 9 и первым входом сумматора 22, выход которого через третий регистр 23 соединен с четвертым регистром 24, выход которого соединен с вторым входом сумматора 22 и первым входом блока 25, выход счетчика 3 адреса считывания соединен с входом дешифратора 11 нуля, с первым входом первого коммутатора 8 и первым входом второго коммутатора 26, а также через делитель 12 подключен к первым входам счетчика 4 адреса записи и первого триггера 13, счетчик 4 адреса записи третьим выходом соединен с вторым входом второго триггера 14, вторым выходом - к второму входу первого коммутатора 8 и второму входу третьего элемента И 30, вторым выходом - к третьему входу коммутатора 8 и второму входу второго коммутатора 26, выход второго триггера 14 соединен с вторыми входами делителя 12 и счетчика 4 адреса записи, выход наборного поля 31 соединен с пятым входом первого коммутатора 8, выходы первого и второго коммутаторов 8 и 26 соединены соответственно с вторыми входами - адресными шинами запоминающего блока 9 и дополнительного запоминающего блока 25, выходы которых соединены соответственно с вторым и первым входами третьего коммутатора 27, выход которого через цифроаналоговьй преобразователь 20 подключен к второму входу индикаторного блока 21, вы515

ход дешифратора 11 нуля соединен с входом первого формирователя 10 импульсов, с четвертым входом гтервого коммутатора 8 и третьим входом второго коммутатора 26, с первым входом индикаторного блока 21 и входом второго формирователя 17 имнульсов, выход первого формирователя 10 импульсов соединен с вторым входом первого регистра 5 и третьим входом аналого- цифрового преобразователя 2, а через второй вход первого триггера 13 - с первым входом первого элемента И i5, выход второго формирователя 17 им- пульсов соединен через второй вход второго элемента И 16 с третьим входом второго регистра 6, а через второй элемент 19 задержки - с вторым входом первого элемента И 15, выход первого элемента И 15 соединен с третьим входом сумматора 22, с вторым входом третьего регистра 23, а через третий элемент 28 задержки - с вторым входом четвертого регистра 24 и первым входом третьего элемента И 30 выход которого соединен с третьим входом блока 25 и через четвертый элемент 29 задержки соединен с третьим входом четвертого регистра 24, третий вход запоминающего блока 9 соединен с выходами первого элемента И 15, через первый элемент 18 задержки с вторым входом второго регистра 6, управляющими входами устройства являются входы Пуск - первый вход второго триггера 14, определяющий начало записи информации (локальных максимумов и усредненных значений) в запоминающий блок 9 и дополнительный

запоминающий блок 25, Режим - третий вход третьего коммутатора 27, определяющий режим считывания информации из дополнительного запоминающего блока 25 или с массива запоминающего блока 9 и вывода на индикаторный блок 21 всей огибающей или ее фрагмента и Номер сегмента - входы наборного поля 31, определяющие выбор того или иного массива запоминающего блока 9 путем подачи старших разрядов кода адреса счнтывания на пятый вход первого коммутатора 8 в режиг е считывания .

Предлагаемое устрг йство может ра- ботать в двух режимях: первому соответствует отображение на индикаторе огибающей частотно-модулированного сигнала за период времени Т, а второ

Q 5 0 5 О д

0

5

13«

му соотретствует отображение на индиклторе фрагмента огибаюо(ей частот- но-модулировлнного сигнала за время Т/п, где п - количество фрагментов, т.е. для того, чтобы конкретизировать соответствующий фрагмент используется второй режим.

Режим выбирается по команде Режим подаваемой на третий коммутатор 27, при этом, если выбран второй режим, то выбор одного из п фрагментов производится установкой на наборном поле 31 клавютей с номером фрагмента.

Устройство в циклическом режиме работает следующим образом.

В исходном состоянии второй триггер 14 установлен сигналом переполнения счетчика 4 адреса записи в состояние, запрещающее работу делителю 12 и счетчику 4 адреса записи. Первый триггер 13, в свою очередь, находится в состоянии, запрещающем запись информации в запоминающий блок 9 и в дополнительный запоминающий блок 25, т.е. блокирует режим записи. Таким образом, в исходном состоянии происходит только циклическое считывание информации из запоминающего 9 или дополнительного 25 запоминающего блоков, рыбор одного из которых осутцест- атяется подачей команды Режим на третий коммутатор 27.

При переключении второго триггера 14 командой Пус разрешается счет делителю 12 и счетчику 4 адреса .записи, что приводит к разрещению вычисления кодовь1Х эквивалентов X. (где i - порядковый номер мгновенного значения) мгновенных значений амплитуд частотно-модулированного или непериодического импульса входного сигнала аналого-цифровому преобразователю 2, вычисления локальных максимальных значений Y макс X : (где j J

порядковый номер локального максимального значения, и t ( интервал времени, за который определяется значение локального максимума) первому и вто- рому регистрам 5 и 6, блоку 7 сравнения и второму элементу И 16 и вычисm

ления усредненных значений Z Т Y./m

Тгде К - порядковый номер усредненного значения, m - постоянное число слагаемых сумм) сумматору 22, третьему 23 и четвертому 24 регистрам с последовательнои записью локальных максимальных значений Y за интервал времени /IV г запоминающий блок 9, а усредненных значений Z за интервал времени ,„„в дополнительный запоjO п

минающий блок 25.

Вычисление локальных максимальных значений У. входного сигнала за интервал времени t осуществляется при помощи аналого-цифрового преобразователя 2, первого 5 и второго 6 регистров, блока 7 сравнения и второго элемента И 16. Для обработки частотно-модулированного сигнала использу- ется алгоритм нахождения максимального из мгновенных значений входного сигнала за интервал времени записи ut. Полученные с выхода аналого- цифрового преобразователя 2 кодовые эквиваленты X j мгновенных значений амплитуд входного сигнала записывается в первый регистр 5, после чего производится сравнение его содержимого с содержимым второго регистра 6 в блоке 7 сравнения. Если код, записанный в первый регистр 5, больше чем код во втором регистре 6, он переписывается во второй регистр 6. В противном случае, в регистре 6 остается предыдущее значение. Таким образом, к концу интервала t-j во втором регистре 6 находится значение локального максимума Y: входного сигнала за интервал времени . Второй элемент И 16 выполняет функцию стро- бирующего элемента для импульса записи во второй регистр 6 с выхода второго формирователя 17 коротких импульсов. Перед началом вычисления очередног локального максимума Yj второй регистр приводится в нулевое состояние входным сигналом первого элемента И 1 5, задержаным на первом элементе 18 задержки.

Вычисление усредненного значения Z1 за интервал времени m- ;it3on осуществляется нри помощи сумматора 22, третьего 23 и четвертого 24 регистров, третьего элемента 28 задержки, третьего элемента И 30 и счетчика 4 адреса записи. Локальное максимальное значение Y за интервал времени хранящееся во втором регистре 6 и значение, содержащееся в четвертом регистре 24, поступает на вход сумматора 22, значение суммы переписывается п третий регистр 3 и с задер: .коГ|, сформированной трс гьи элементом 28 задержки, переписыилстс

в четвертый регистр 24 . Третий элемент И 30 выполняет контроль количества слагаемых при вычислении усредненного значения Z за интервал времени , . Третий элемент И 30 определяет, когда все младшие разряды на выходе счетчика адреса записи 4 находятся в состоянии активного уровня. Активный уровень на выходе третьего элемента И 30 формируется в случае,

если сумма V накоплена, и как равляющий сигнал на запись поступает

на вход дополнительного запоминающего блока 25, этот же сигнал, задержанный на четвертом элементе 22 задержки, сбрасывает четвертый регистр в нулевое состояние перед началом

вычисления следующего усредненного

ы

значения Z . Сумма Г Y. считается

J накопленной, если она состоит из m

слагаемых. Для определения усредненного значения, т.е. среднего арифмеtn

тического 7 Y./m, с выхода чет- J

вертого регистра 24 на первый вход запоминающего блока 25 подаются только старшие разряды.

Режим последовательной записи информации в ячейки запоминакицего блока 9 и дополнительного запоминающего блока 25 и циклического опроса ячеек (режим считывания) выполняется с помощью семи основных блоков: наборного поля 31, счетчиков адресов считывания 3 и записи 4, делителя 12, первого 8 и второго 26 коммутаторов адресов , третьего коммутатора 27. Делитель 12 обеспечивает необходимую ско- .рость записи, коммутаторы 8 и 26-подключают к адресным шинам запоминающего блока 9 и дополнительного запоминающего блока 25 коды адресов записи и считывания с выходов соответствующих счетчиков. Подключение счетчика 4 адреса записи производится на нулевом адресе счетчика 3 адреса считывания, расшифровываемом при помощи дешифратора II нуля, что позволяет упростить формирование управляющих сигналов и не сказывается на качестве отображения, так как индикаторный блок 21 находится в это время в режиме обратного хода луча (т.е. гашения луча) . Запись в дополнительный запоминающий блок 25 производится по мере накопления суммы и происходит с задержкой, сформированной на третьем

- 15

элементе 28 задержки, iiruijie зшгиси в запоминающий блок 9. Считывание информации может производиться либо из дополнительного запоминающего блока 25 либо с массива запоминающего блока 9 Выбор запоминающего блока 9 или 25 и выбор массива запоминающего блока 9 производится установкой на наборном поле 31. Выбор массива запоминающего блока 9 производится с помощью клавиши Номер сегмента, При этом старщие разряды кода адреса с наборного поля 31 параллельно с младтими разрядами счетчика 3 адреса считывания через коммутатор 8 адреса подключаются к адресной шине запоминающего блока 9 , Третий коммутатор 27 подключает информационные выходы запоминающего блока 9. или дополнительного запоминающего блока 25 к пифроаналоговому преобразователю 20, при помощи которого формируется аналоговый сигнал для индикаторного блока 21. Управление коммутатором 27 производится при помощи клавиши Режим.

Все процессы в устройстве синхронизированы частотой генератора 1 импульсов, а для получения управляющих сигналов используются формирователи 10 и 17 коротких импульсов, работающие соответственно по заднему и переднему фронту выходного сигнала дешифратора II нуля. Процессы управления и синхронизации в устройстве распре- делены во времени следующим образом.

В момент установки нулевого такта счетчика 3 адреса считывания на выходе второго формирователя 17 коротких импульсов формируется импульс для стробирования второго элемента И 16, обеспечивающий в случае необходимости запись локального максимального ,значения Y, во второй регистр 6. Он же, задержанный на втором злементе 19 задержки, поступит на вход первого элемента И 15 и в случае, если первый триггер 13 находится в единичном состоянии, на выходе сформируется сигнал, который в качестве уп- равляющего сигнала подается на вход запоминающего блока 9, на вход сумматора 22 и третьего регистра 23, через первый элемент 18 задержки - на вход второго регистра 6, а через третий элемент 28 задержки - на третий эле- мент И 30 и на вход четвертого регистра 24. При подаче уттравляющего сигнала на вход запоминающего блока 9 про3

10

ичойдет перезапись вычисленного локального млксимального значения Y и второго регистра 6 в запоминаюп(ий блок 9, а затем с задержкой, сформированной первым элементом 18 задержки, сбросит второй регистр 6 в нулевое состояние. При подаче управляющего сигнала на вход сумматора 22 и на вход третьего регистра 23, а через третий элемент 28 задержки на вход четвертого регистра 24 произойдет суммирование содержимого второго и четвертого регистров 6 и 24, перезапись полученной суммы в третий регистр 23 с некоторой задержкой, сформированной третьим элементом 28 задержки, в четвертый регистр 24. Управляющий сигнал на вход третьего элемента И 30 организует проверку количества слагаемь х суммы и в случае

m

если сумма X Y . накоплена, формиj

руется управляющий сигнал на дополнительный запоминающи1 1 блок 25, по которому произойдет запись усредненног з)1ачения Z., за интервал времени radt.,

Кjd

из четвертого регистра 24 в дополнительный запоминающий блок 25, после чего задержанный на четвертом элементе 29 задержки управляющий сигнал с выхода третьего элемента И 30 сбросит четвертый регистр 24 в нулевое состояние.

Первый триггер 13 устанавливается в единичное состояние при смене адреса записи в запоминаюпшй блок 9, так как его счетный вход объединен со счетным входом счетчика 4 адреса записи. Сброс первого триггера 13, запись преобразованной входной информации в первый регистр 5 и синхронизация аналого-цифрового преобразователя 2 производится в момент окончания нулевого такта счетчика 3 адреса считывания по импульсу с выхода первого формирователя 10 коротких импульсов.

По окончании записи произойдет переполнение счетчика 4 адреса записи и второй триггер 14 возвращается в исходное состояние, которое описано раньше. Режим записи блокирован, а циклическое считывание информации продолжается, при этом на индикаторном блоке 21 останется изображение записанной информации. Формула изобретения

Устройство для анализа формы огибающей частотного сиг нала, содержащее

152

генератор импульсов, аналого-цифровой

преобразователь, счетчик адреса считывания, счетчик адреса записи, первый и второй регистры, блок сравнения, первый коммутатор адресов, запоминающий блок, первьй и второй формирователи коротких импульсов, дешифратор нуля, делитель, первый и второй триггеры, первый и второй элемен- ты И, первый и второй элементы задержки, цифроаналоговый преобразователь и индикаторный блок, при этом выход генератора импульсов соединен с входом счетчика адреса считывания и первым входом аналого-цифрового преобразователя, у которого второй вход является информационным входом устройства, а выход соединен с первым входом первого регистра, выход которого соединен с первыми входами блока сравнения и второго регистра, выход второго регистра соединен с вторым входом блока сравнения и первым входом запоминающего блока, второй вход запоминающего блока соединен с выходом первого коммутатора адресов, у которого первый вход соединен с входом дешифратора нуля, первым входом делителя и выходом счетчика адреса считывания, а второй и третий входы ьервого коммутатора адресов соединены соответственно с первым и вторым выходами счетчика адреса записи, первый вход которого соединен с выходом делителя и первым входом первого триггера, выход дешифратора нуля соединен с четвер- еым входом первого коммутатора, первым входом индикаторного блока и входами первого и второго формировате- лей коротких импульсов, выход первого формирователя коротких импульсов соединен с вторым входом первого регистра, третьим входом аналого-цифрового преобразователя и вторым вхо- дом первого триггера, выход которого соединен с первым входом первого элемента И, второй вход первого элемента И соединен с выходом второго элемента задержки, а выход - с третьим входом запоминающего блока и через первый элемент задержки с вторым входом второго регистра, у которого третий рход (соединен с выходом второго элемента И, первы вход второго -эле- мента И соединен с выходом блокл сравнения, а второй вход - с входом рого элемента задержки и выходом то- рого формирователя коротких имп гипсов

0 5 Q л е Q ,

5

12

первый вход второго триггера является входом Пуск устройства, второй вход второго триггера соединен с третьим выходом счетчика адреса записи, а выход - с вторым входом счетчика адреса записи и вторым входом делителя, выход цифроаналогового преобразователя соединен с вторым входом индикаторного блока, выход запоминающего блока является выходом К накопителю устройства, отличающеес я тем, что, с целью расширения функциональных возможностей устройства путем организации дополнительного режима детального анализа фрагментов огибающей сигнала, отображаемой в реальном масштабе времени, в него вяедены сумматор, третий и четвертый регистры, дополнительный запоминающий блок, второй и третий коммутаторы, третий и четвертый элементы задержки, третий элемент И и наборное поле, при этом выход второго регистра через сумматор, третий регистр и четвертый регистр, которые подключены последовательно через свои первые входы, соединен с вторым входом сумматора и первым входом дополнительного запоминающего блока, второй Бход которого соединен с выходом второго коммутатора, у которого первый вход соединен с выходом счетчика адреса считывания, второй вход подключен к второму выходу счетчика адреса записи, третий вход соединен с выходом дешифратора нуля, а выход дополнительного запоминающего блока соединен с первым входом третьего коммутатора, выход которого подключен к входу цифроаналогового преобразовате- -ля, второй вход третьего коммутатора соединен с выходом запоминающего блока, а третий вход является входом Режим устройства, выход первого элемента И соединен с третьим входом сумматора, вторым входом третьего регистра и через третий элемент задержки с вторым входом четвертого регистра и с первым входом третьего элемента И, выход которого соединен с третьим входом дополнительного запоминающего блока и входом четвертого элемента задержки, выход которого соединен с третьим входом четвертого регистра, первый выход счетчика адреса записи соединен с вторым входом третьего элемента И, пятый вход первого коммутатора соединен с выходом набор- ног о поля, входы которот-о являются входами Номер сегмента устройства.