Устройство для обнаружения ошибок в блоках интегральной оперативной памяти Советский патент 1990 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и автоматике и может быть использовано для автономной про- верки, наладки и испытаний блоков интегральной оперативной памяти с про- и;звольной выборкой.

Целью изобретения является повышение достоверности обнаружения неис- правностей в блоках интегральной оперативной памяти с произвольной выборкой.

На фиг. 1 приведена функциональная схема устройства для обнаружения оши- бок в блоках интегральной оперативной памяти; на фиг. 2 - временные диаграммы сигналов управления.

Устройство для обнаружения ошибок в блоках интегральной оперативной памяти {фиг.1) содержит генератор 1 импульсов, формирователь 2 кода адреса, блок 3 задания кодов контрольных тестов, формирователь А временной диаграммы, проверяемую оперативную память 5, блок 6 сравнения, третий элемент ИЛИ 7, триггер 8 сигнала ошибки, второй элемент ИЛИ 9, шину 10 единичного потенциала, первый переключатель 11, первый формирователь 12 одиночного сигнала, первый элемент ИЛИ 13, блок 14 индикации, первый элемент И 15, второй элемент И 16, триггер 17 переключения циклов, триггер 18, сумматор 19, третий элемент И 20, элемент 21 задержки, второй переключатель 22, причем блок 3 задания кодов контрольных тестов содержит узел 23. ввода и нформации, счетчик 24, коммутатор 25, четвертый элемент И 2б, второй формирователь 27 одиночного сигнала, дешифратор 28 и элемент НЕ 29

Устройство работает следующим образом.

5

0

5

0

0 з Q

Переключатель 22 устанавливается в нижнее положение (пуска). При этом запускаются генератор 1 импульсов и формирователь 4 временных диаграмм . Первый 12 и второй 27 формирователи одиночного сигнала вырабатывают импульсы, устанавливающие счетчик 24 и триггеры 8, 17 и 18 в нулевое (исходное) положение, а также счетчик 24, если открыт элемент И 26. На соответствующие входы оперативной памяти 5 поступают сигналы: код нулевого адреса памяти. Управляющие сигналы записи, считывания и выбора корпуса, начальный код контрольного теста. Тип контрольного теста определяется счетчиком 24, который.может быть установлен либо в нулевое положение, либо в соответствии с кодом, снимаемым с узла 23 ввода информации. При отсутствии неисправностей по нулевому адресу ячейки памяти сигнал считывания через первый элемент И задним фронтом переключает счетчик 24 и таким образом на адресном и информационном входах памяти 5 появляются новые сигналы. При наличии ошибки по какому- либо адресу ячейки памяти блок 6 сравнения обнаруживает ее, триггер 8 запоминает ее и сигналом .с инверсного выхода запрещает прохождение через элемент И 15 сигнала считывания на переключение счетчика 24. Формирователь временных диаграмм 4 работает в постоянном режиме, поэтому по адресу памяти с ошибкой циклически записывается с последующим считыванием одна и та же информация (режим долбления) . При необходимости продолжить дальнейшие испытания память 5 без устранения дефектов в ней следует использовать переключатель 11 (сброс

ошибки). При его кратковременном нажатии триггер 8 вновь устанавливаетс в нулевое положение и открывается дл прохождения сигнала считывания элемен И 15. При окончании перебора всех адресов памяти триггер 17 переключаетс в 1 сигналом с выхода элемента ИЛИ 13, с его инверсного выхода сигнал закрывает второй элемент И 1б, запрещая прохождение сигнала записи на соответствующий вход памяти 5. Таким разом, начинается второй цикл чтения проверки памяти. При этом с выхода памяти 5 снимается информация, записанная в нее в предыдущем цикле записи-считывания. При вторичном переборе всех адресов ячеек памяти 5 триггер 17 вновь переключается и срабатывает триггер 18. Си| нал с его прямого выхода (единичного уровня) поступает на соответствующий вход сумматора Э, инвертируя тем самым на его выходке коды контрольных тестов. Затем повторяется опять дважды перебор всех адресов памяти и в конце вновь срабатывает триггер 18,. при этом сигнал с его инверсного выхода переключает счетчик 2k и вновь запускает формирователь 12 одиночного сигнала. Таким образом, устройство повторяет проверку памяти 5, но уже с другим типом контрольного теста, определяемым кодом на выходе счетчика 24. В целях упрощения устройства коды контрольных тестов формируются из адресного кода счетчика 24, поступающего на информационный вход блока 3- задания кодов контрольных тестов 3. Блок 14 индикации отображает соответствующими своими узлами тип контрольного гест а, определяемый кодом на выходе счетчика 24. В целях упрощения устройства коды контрольных тестов формируются из адресного кода счетчика 24, поступающего на информационный вход блока 3 задания ко- дов контрольных тестов. Блок 14 индикации отображает соответствующими своими узлами тип контрольного теста, результат поразрядного сравнения записываемой и считываемой информации в память 5, наличие ошибки при поразрядном сравнении, циклы проверки памяти (записи-считывания и чтения) , прямой или инверсный код контрольного теста -и код текущего адреса проверяемой ячейки памяти.

Таким образом, повышается достоверность обнаружения неисправностей в

0

5

0

5

блоках интегральной оперативной памяти, что позволяет осуществлять функционально-технологический контроль, диагностику и наладку блоков памяти при изготовлении и ремонте, а также входной функциональный контроль БИС полупроводниковой оперативной памяти в автономном режиме на их рабочих частотах.

Указанные преимущества обусловлены реализацией режимов многократного обращения (циклы записи-считывания) по адресу ячейки памяти с ошибкой, двукратного обращения по каждому адресу ячеек памяти при записи в них .одинаковой информации (циклы записи- считывания и чтения), а также четырех типов контрольно-диагностических тестов функционального контроля качества. Повторное считывание информации позволяет учесть временные параметры хранения информации, обусловленные воздействием емкостей монтажа, статического электричества, токов утечки и прочих факторов воздействия окружающей среды.

Формула изобретения

30

0

1. Устройство для обнаружения ошибок в блоках интегральной оперативной памяти, содержащее генератор импульсов, формирователь кода адреса, блок сравнения, триггер сигнала ошибки, 35 первый формирователь одиночных сигналов, два переключателя, два элемента . ИЛИ, причем первые входы блока сравнения являются информационными входами устройства, установочный вход триггера сигнала ошибки соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первого формирователя одиночных сигналов, входы группы первого элемента ИЛИ соединены с выходами группы формирователя кода адреса и являются адресными выходами устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введены сумматор, элемент задержки, формирователь временной диаграммы, блок задания кодов контрольных тестов, три элемента И, третий элемент ИЛИ, триггер переключения циклов, триггер, инверсный выход которого соединен с управляющим входом блока задания кодов контрольных тестов и первым входом формирователя одиночных сигналов, второй вход кото5

0

5

рого соединен с входом генератора импульсов, установбчным входом блока задания кодов контрольных тестов и первым выходом второго переключателя, второй выход которого подключен к шине единичного потенциала, выходы группы формирователя кода адреса соединены с информационным входом блока задания кодов контрольных тестов и явля- ются первым индикаторным выходом устройства, информационные выходы блока задания контрольных тестов соединены соответственно с информационными входами сумматора, управляющий вход ко- торого соединен с прямым выходом триггера и является вторым индикаторным выходом устройства, вход установки в О триггера соединен с одноименным входом триггера переключения циклов, вторым входом формирователя кода адреса и вторым входом второго элемента ИЛИ, первый вход которого соединен с первым выходом первого переключателя, второй выход которого соединен с инверсным входом первого элемента И, первым входом третьего элемента И, первым выходом формирователя временной диаграммы и является выходом разрешения чтения устройства, второй вход третьего элемента И соединен с третьим выходом формирователя временной диаграммы и является выходом выборки устройства, выход генератора импульсов соединен с входом формирователя временной диаграммы, второй выход которого соединен с первым входом второго элемента И, выход которого является выходом разрешения записи устройства, выходы сумматора соединены с вторыми входами блока сравнения и являются информационными выходами устройства, выхо;ц третьего элемента И соединен с входом элемента задержки, выход которого соединен с управляющим входом блока сравнения, выходы которого соединены с входами третьего элемента ИЛИ и являются третьим индикаторным выходом устрой

ства, выход третьего элемента ИЛИ соединен с входом установки в Ч триггера сигнала ошибки, прямой выход которого является четвертым индикаторным выходом устройства, инверс0 5 О. о з

5

0

ный выход Триггера сигнала ошибки соединен с прямым входом первого элемента И, выход которого соединен с первым входом формирователя кода адреса, выход первого элемента ИЛИ соединен с входом установки в 1 триггера переключения циклов, прямой выход которого является пятым индикаторным выходом устройства, инверсный выход триггера переключения циклов соединен с входом установки в 1 триггера и вторым входом второго элемента И.

2. Устройство по п.1,отличающее с я тем, что блок задания кодов контрольных тестов содержит второй формирователь одиночных сигналов, четвертый элемент И, счетчик, дешифратор, элемент НЕ, коммутатор и узел ввода информации, выход которого соединен с информационным входом счетчика и инверсным входом четвертого элемента И, прямой вход которого соединен с выходом второго формирователя одиночных сигналов, вход которого является установочным входом блока, счетный вход счетчика является управляющим входом блока, выход четвертого элемента И соединен с установочным входом счетчика, выходы которого соединены с управляющ ими входами коммутатора и являются шестым индикаторным выходом устройства, выходы коммутатора являются информационными выходами блока, информационные входы первой группы коммутатора соединены с входом младшего разряда информационных входов второй .группы коммутатора, информационные входы третьей группы коммутатора соединены с выходами дешифратора, входы которого соединены с информационными входами второй группы коммутатора и являются информационными входами блока, нечетные разряды информационных входов четвертой группы коммутатора соединены с информационными входами второй группы коммутатора и соответствующими входами элемента НЕ, выходы которого соединены соответственно с четными разрядами информационных входов четвертой группы коммутатора.

вк

J/7

СУ СЗ

пет

2 .J

.4

Изобретение относится к вычислительной технике и автоматике и может быть использовано для автономной проверки, наладки и испытаний блоков интегральной оперативной памяти с произвольной выборкой. Целью изобретения является повышение достоверности обнаружения неисправностей в блоках интегральной оперативной памяти с произвольной выборкой. Устройство для обнаружения ошибок в блоках интегральной оперативной памяти содержит генератор 1 импульсов, формирователь 2 кода адреса, блок 6 сравнения, два элемента ИЛИ 7, 9, триггер 8 сигнала ошибки, первый формирователь 12 одиночных сигналов, два переключателя 11, 22. Введение в устройство блока 3 задания кодов контрольных тестов, формирователя 4 временной диаграммы, третьего элемента ИЛИ 13, трех элементов И 15,16,20, триггера 17 переключения циклов, триггера 18, а также сумматора 19 позволяет реализовать режимв многократного обращения по адресу ячейки памяти с ошибкой, двукратного обращения по каждому адресу ячеек памяти при записи в них одинаковой информации. 1 з.п. ф-лы, 2 ил.

(Риг.г