Устройство для умножения Советский патент 1989 года по МПК G06F7/52 

(Л

rCTJ 9

-7Г7|е

СП

ю

со ю

сд

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением больших интегральных схем. Сомножители могут б)1ть представлены в любой позиционной системе счисления.

Цель изобретения - повышение быстродействия устройства.

На чертеже представлена структурная схема устройства для умножения.

Устройство для умножения содержит п- разрядный регистр 1 множимого, п блоков 2 вычисления разрядных значений произведения, «-буферных регистров 3 первой группы, «-буферных регистров 4 второй группы и «-коммутаторов 5, первый вход 6 кор)ек- ции, вход 7 множителя, управляющий вход 8, второй вход 9 коррекции, выходы 10, И, результата.

Блок 2 предназначен для вычисления разрядных X значений произведения по формуле: + A+B , где А У - соответствующие разряды сомножителей; А, В разрядные c.iaracMbie, поступающие с выходов с()ответстук)1цих буферных регистров 3 и 4.

Устройство для умножения работает следующим образом.

В исходном состоянии регистрь 3 и 4 обнулены, 3 регистре 1 мнол имого хранится без знака «-разрядное множимое, а коммутаторы 5 настроены на передачу информации, поступаюп ей с соответствуюших вхо- Д015 9 ptTiicT)a 1 множимого. В каждом из /; первых тактов работы устройства на его вход 7 поступает один разряд множителя, начиная с младшего разряда. При этом в i-M блоке 2 производится умножение разряда множителя, поступаюпаего на его вход вход множителя с входа 7 устройства, на i-й разряд множимого, посту- паюишй на его вход множимого через комму- тато) 5 с i-ro выхода регистра 1 множимого, и прибавление к м, 1адшему разряду по.лучившегося при этом двухразрядпогс) про- изведе 1ия через входы первого и второго слагаемых блока 2 старшего разряда про- изведепия i-ro блока 2, сформированного в пред| 1ду1цем такте и хранимого в i-м буферном регистре 3, младшего разряда произведения (1+Г)-го блока 2 сформирован- Hoi o в предыдушем такте и хранпг.юго в (i+ 1) -м буферном регистре 4. Сформированные i-M блоком 2 старший и младший разряды произведения с его выходов записываются соответствеьп10 в i-e регистры 3 и 4.

После выполнения « первых тактов на вход 7 множителя устройства поступает значение кода, равного единице в данной системе счисления, на управляюший вход 8 устройства - сигнал, настраивающий коммутаторы 5 на передачу информации с вы

ходов старших разрядов блоков 2 (для первого коммутатора 5 -- с второго входа 9 коррекции устройства, на который подается .левая информация). В результате этого образуется цепь последовательно соединенных блоков 2. выполняюших фактически суммирование с распространением пе- репоса содержимого бугферных регистров. В течение {«-ЬГ)-го такта в i-м блоке 2 производится сложение CTapniero разряда произведения )-ro блока 2, поступающего на вход множимого 1-го блока 2 через 1-й ко.ммутатор 5 с выхода старших )азрядов (i--l)-ro блока 2, умноженного на единицу, аоступаюш,ую на вход мнс/жителя

с входа 7 устройства, с -юступаюшими на ei4:) ВХОДЫ первого и втО)ого с.-агаемых старшего разряда произведепия i-ro блока 2, сформированного в «-м такте и хранящегося в i-M буферном регистре 3, и м-лад- niero разряда ироизвсдеция (i-t-l}-ro блока 2 сформированного в л-.м такте и хранящегося в (i-f-l)-M буферно.м регистре 4.

Вывод п м. разрядов произведения сомножителей в устройстве осу;пествляется через его 1 1 по taiioMv разряду в

каждом из п первых тактов, а вывод « старцшх раз :1Ядов произведения производится через выход 10 в параллельном коде носле завери1ения (п+П-го такта.

В рассмотренном случае на первый вход 6 коррекции устройства во всех тактах рабо Пз подается нулевая информация. В тех же с.лучаях, когда требуется получить округ-леиное цроизведе1 ие. пеобхг. ди.мо в первом такте работы уст;) айства на его первый вход 6 коррекции подать огфеделеп- пую ипформацию (н:апример, для округлепия 2п-разрядного произведения «-разрядных сомножителей, представленных в двоич- пО-кодированной И естнадцатирич1юй системе счпс;1е11ия. необходимо iia вход 6 в первом такл е работы устройсл ва подавать двоичный код ЮОО). Это познолиет осуи1,есл вить округление результата без дополнительных временных затрат. Вход () может быть использован также для введения резу.льти)уюшей коррекции по з} :акам множимог о и множите,ля в случае умноженин чисе.л в доиолш-1тельиом коде. Для юдобньгх же целей может быть nencviF)- зован и второй вход 9 коррекции устройства .

50

Формула изобретения

Устройство для умножения, содержащее регистр множимого, « блоков вычисления разрядных значений произведения (п - разрядность множимого), « буферных регист- ров первой группы и « буферных регистров второй группы, причем входы множителя « блоков вычисления разрядных значений произведения соединены с входом

множителя устройства, а входы первого слагаемого - соответственно с выходами п буферных регистров первой группы, выход г -го буферного регистра второй группы (, 3,...п) соединен с входом второго слагаемого (/-1)-го блока вычисления разрядных значений произведения, входы /-буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов j-ro блока вычисления разрядных значений произведения (, 2,..., п), выход первого буферного регистра второй группы соединен с выходом младших разрядов произведения устройства, первый вход коррекции которого соединен с входом второго слагаемого п-го блока вычисления разрядных значений произведения, отличающееся тем, что, с целью

повышения быстродействия, в него введены п коммутаторов, выходы которых соединены соответственно с входами множимого, п блоков вычисления разрядных значений произведения, первый информационный вход /-ГО коммутатора соединен соответственно с выходом j-ro разряда регистра множимого, а управляюший вход - с управляю- шим входом устройства, второй вход коррекции которого соединен с вторым информационным входом первого коммутатора, второй информационный вход /-го коммутатора соединен соответственно с выходом стар- шего разрЯлТ,а (/-1) -го блока вычисления разрядных значений произведения, выходы п буферных регистров второй группы соединены с выходом старших разрядов произведения устройства.

Изобретение относится к вычислительной технике и может быть применено для быстрого выполнения операции умножения. Особенно эффективно его использование при применении БИС и СБИС. Целью изобретения является повышение быстродействия устройства. Устройство содержит блоки 2 вычисления разрядных значений произведения, буферные регистры первой 3 и второй 4 групп, регистр 1 множимого и коммутаторы 5. С помощью нововведенных коммутаторов с соответствующими связями обеспечивается возможность выполнения операции умножения за (N+1) тактов. 1 ил.