Устройство для отладки программно-аппаратных блоков Советский патент 1989 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроэвм и других средств вычислительной техники на основе однокристальных микропроцессоров.

Цель изобретения - сокращение затрат аппаратуры.

На фиг. 1 и 2 приведена схема устройства для отладки программно-аппаратных блоков.

Предлагаемое устройство содержит с первого по шестой дешифраторы 1-6,- первый 7 и второй 8 счетчики импульсов, с первого по четвертый блоки 9-12 оперативной памяти, м льтийлексор 13, перылй 14 и второй 15 элементы И, элемент И-ИЛЯ-НЕ 16, с первого по четвертый триггеры 17-20, элемент ИЛИ

21, с первого по девятый блоки элементов И, входы 31-33 соответственно записи и сброса, выходы 34-36 соответственно сброса, немаскируемого прерывания и блокировки памяти, входы- выходы 37-38 чтения и записи соответственно первую 39 и вторую 40 группы информационных входов-выходов, группу адресных входов 41, группу адресных .входов-выходов 42, с первого по пя- тый выходы 43-47 шестого дешифратора, с первого по четвертый выходы 48-51 первого блока оперативной памяти, с первого по четвертый выходы 52-53 третьего дешифратора, первый 56 и второй 57 четвертого блока элементов И, выход 58, группу выходов 59 и вход 60 обращения второгЪ блока оперативной памяти, вторую 61 и третью

б2 двунаправленные магистрали, первый 63s второй 64 и третий 65 выходы четвертого дешифратора, с первого по пятый выходы 66 пятого дешифратора и управляющий вход 71 мультип аексора 13

Работает устройство в одном из трех режимов:

управления, во время которого управляющая ЭВМ программирует внутрен- iffle программно доступные узлы устройства и отлаживаемого устройства, а также читает из них полученную во время отладки информацию;,

загрузки, во время которого процессор отлалшваемого устройства вы- полня(ет программу начальн1)х установок своих внутренних узлов и програм- ку сохранения их значения;

прогона отлаживаемой программы, во время которого устройство запоминает информацию с магистрали адреса (МА) .и магистрали данных: (МД) отлаживае- мого устройства, а также производят ее сравнение с заранее заданной с целью прекращения прогона программы при достижении заданных условий. Режим управления.

Импульсный сигнал уровня О,, появ JjЯЮIЩйcя на входе признака сброса устройства при. нажатии кнопки начальной установки на пульте управляющей ЭВМ, запоминается триггером 17. При этом сигнал с его инверсного воздействует на триггер, 20, через элемент И 15 на триг1 ер 19, с выхода признака сброса устройства на одноименных вход отлаживаемого устройства 5 выполняя их начальную установку на соответствующие входы второго элемента И элемента И-;- ШИ-НЕ 16 и дегниф- ратора 3, запрещая их работу,, а так- :«е на соответствующий вход дешифратора 6, разрешая, его работу, Сигнал с выхода триггера 19 поступает на вход обращения блока 10,,разрешая его работур и на второй вход элемента ИЛИ 219 разрешая прохождение через него сигнала записи на вход захшси блока 1,

После окончания сигнала сброса устанавливается режим управления, во время которого доступ к внутренним узлам устройства осуществляется уп- равлякщей ЭВМ следующим образом. При обращении управляющей ЭВМ по соответствующему адресу срабатывает дешифратор 1, сигнал с его выхода взводит триггер 18 и заносит в блок 23 с пер

0

5

0

5

вых информационных входов-выходов 39 код, соответствующий одному из, внутренних, узлов устройства. Триггер 18 разрешает счетчику 7 импульсов подсчет числа обращений управляющей ЭВМ, формируемого элементов И 14. На седьмом обращении срабатывает дешифратор 2, сигнал уровня I с выхода которого разрещает работу блоков 25, 22 и 24 элементов И и открывает выходные вентили блока 23, При этом код адреса и сигналы чтения ,или записи управляющей ЭВМ с выходов блока 25 элементов И поступают на МА и МД устройства и сопровождаются сигналом разрешения на одном из выходов 46, 47, 45 или 43в 44, 46 дешифратора 6 в зависимости от кода на его группе входов и наличия сигнала чтения или записи соответсвенно. Этот сигнал разрешает работу соответствующего узла устройства, который на время седьмого обращения подключается через МД устройства к информационной магистрали управляющей ЭВМ через блок 22 или 24 элементов И в зависимости от наличия сигнала записи или чтения соотвественно. Отрицательный фронт (переход из высокого уровня в низкий) сигнала с выхода дешифратора 2 сбрасывает триггер 18, запрещая работу счетчика 8 импульсов до следующего обращения управляющей ЭВМ к внутренним узлам устройства.

Управляющая ЭВМ описанным способом осуществляет программирование блоков 10, 9 и 11,,, Предварительно в блок 10 записывается информация о распределении ресурсов памяти, а также о ее местонахождении - или в отлаживаемом устройстве, или используется блок 11 устройства Запись произво45

дится сигналом уровня 44 дешифратора 6,

9 с выхода

0

5

На группе выходов 59 блока 10 в соответствии с записанной ранее информацией формируется старшая часть адреса, для блока 11 (младшая часть адреса поступает непосредственно с МА 61). Это позволяет представить блЪк 1i в виде набора независимо адресуемых блоков (сегментов), объем которых определяется числом адресных линий, поступающих непосредственно с МА 61, а их количество - числом адресных линий, поступакщих с блока 10, и произвольно размещать их в

адресном пространстве отлаживаемого устройства,

На выходе 58 блока вырабатывается соответсвенно сигнал разрешения работы дешифратора 5 (выход 58 уровня О) для каждого из сегментов. Сегмент , соответсвующий единичному коду на группе выходов 59 блока 10, является служебным. В него заносится программа, выполняя которую, процессор отлаживаемого устройства загружает свои внутренние узлы исходными данными.- Остальные сегменты блока

менные магистрали отлаживаемого устройства, а сигналы с выходов 67 и 68 дешифратора 5 в соотвествии с функциями (2) и (4) разрешают работу блока 30 элементов И, через который информация с МД устройства поступает на одноименную магистраль отлаживаемого устройства, или блока 29 элементов И, через который- информация с ВД отлаживаемого устройства поступает на Щ устройства.

Для перехода в режим загрузки управляющая ЭВМ производит соответствую

Изобретение относится к вычислительной технике. Оно позволяет сократить затраты аппаратуры в устройстве для отладки программно-аппаратных блоков. Устройство содержит шесть дешифраторов, два счетчика импульсов, четыре блока оперативной памяти, мультиплексор, два элемента И, элемент И-ИЛИ-НЕ, четыре триггера, элемент ИЛИ, десять блоков элементов И. Сокращение аппаратных затрат достигается за счет новых связей между элементами, за счет новых функциональных связей между элементами устройства. 2 ил.

11 могут быть использованы дпя хране- J5 ° обращение к устройству. При этом

на выходе 47 дешифратора 6 устанавливается сигнал уровня О, который воздействует на входы установки в О триггеров 19 и 17. Сигнал уровня 1 с инверсного выхода триггера 17 поступает с выхода сброса устройства, одноименный вход отлаживаемого устройства и соотвествующий вход дешифратора 3, разрешая их работу, на 25 соотвествующие входы дешифратора 6 запрещая его работу, на триггеры 19 и 20 и второй вход второго элемента И элемента И-ИЛИ-НЕ 16, разрешая им принять информацию по другим входам.

ния отлах иваемой программы. Запись в блок 11 производится при совпадении сигнала с выхода элемента И-ИЛИ- НЕ 16, формирующегося при совпадении сигналов на его втором элементе И, и сигнала с выхода элемента ИЛИ 21, поступающих соотвественно на входы обращения и записи блока 11. Группа информационных выходов блока 11 подключена к ОД 62 устройства через блок 28 И.6, информация на выходах которых достоверна в случае совпадения сигналов с выхода элемента И-ИЛИ-НЕ 16 и с выхода блока 25.

В блок 9 информация, необходимая для упр вления сменой режимов работы устройства, записывается сигналом с выхода 43 дешифратора 6.

Обмен информацией с отлаживаемым устройством в режиме управления производится следующим образом.

При обращении управлегацей ЭВМ по адресу, соответствующему памяти отлаживаемого устройства, на выходе 5б блока 10 появляется сигнал, который через элемент И-ИЛИ-НЕ 16 блокирует выбор блока 1 и разрешает работу дешифратора 5, реализующего следующие логические функции:

Г66 Х17;(1)

Y67 X46 X58 Х57-Х46

Х58 Х56;(2)

Y69 X46 X58;(З)

.X58 X56 Х46Х х(х57+Х58-Х56);(4)

Y70 X58xxl9;(5}

где XI7 - сигнал с выхода триггера 17;

Х46 - сигнал 46 дешифратора 6;

Х58 - сигнал 58 блока 10.

В соответствии с (3) сигнал с выхода 69 дешифратора 5 разрешает работу блока 26 элементов И, через который адрес и управляющие сигналы с МА и МУ устройства поступают на однои5 ° обращение к устройству. При этом

0

0

на выходе 47 дешифратора 6 устанавливается сигнал уровня О, который воздействует на входы установки в О триггеров 19 и 17. Сигнал уровня 1 с инверсного выхода триггера 17 поступает с выхода сброса устройства, одноименный вход отлаживаемого устройства и соотвествующий вход дешифратора 3, разрешая их работу, на 5 соотвествующие входы дешифратора 6 запрещая его работу, на триггеры 19 и 20 и второй вход второго элемента И элемента И-ИЛИ-НЕ 16, разрешая им принять информацию по другим входам.

Сигнал уровня 1 с инверсногсЗ выхода триггера 19 воздействует на соотвествующий вход дешифратора 3, разрешая его работу, и на вход обргще- ния блока 10, запрещая его работу. При этом на группе выходов 59 и 58 блока 10 появляется единичный код, обеспечивающий адресацию служебного сегмента блока I1 при совпадении си:- налов с выхода триггера 17 и выхода 58 блока 10 на входах первого элемента И элемента И-ИЛИ-НЕ 16.

После того как на вход сброса отлаживаемого устройства поступил сигнал уровня 1, его процессор выставляет на адресных входах-выходах 42 устройства начальный адрес, а на входе-выходе 37 чтения устройства сигнал активного уровня. При этом в соответствии с (1), (5)и(2) на выходах 66, 70 и 67 дешифратора 5 присутствуют сигналы, разрешающие работу блока 27 элементов И, через который код адреса и управляющие сигналы поступают на МА и ОД устройства, запрещающие по входу блокировки памяти работу запоминающих устройств (ЗУ) отлаживаемого устройства и разрешающие работу блока 30 элементов И, через который ОД устройтсва подключается к одно5

0

5

0

5

именной магистрали отлаживаемого ус- тройства. Процессор отлаживаемого ус- тройства выполняет программу загрузки своих внутренних узлов исходнь ми дан- ными, размещенную в служебном сегменте блока 11 о

После выполнения этой программы на выходе 48 блока 9 появляется сигнал уровня которьй на соответ- « ствующий вход дешифратора 3, реализующего следующие логические функции: Y52 X19 X48.X17-,(6)

Y55 X19«X17 X49;t7).

Y53 X19-X17 X50 X20;(8) ,5

Y54 X 9 X5IX20 (9)

где Х48г X49,, X50, X5.1 - сигналы соответственно с выходов блока 9,

В соответствии с (6) на выходе 52 де- шифратора 3 появляется сигнал уровня .. О, который 5 воздействуя через элемент И 15 на вход установки в триггера 19, приводит к появлению на его инверсном выходе сигнала уровня О, которыйJ в свою очередь, разрешает ра-25 боту блока 10; через элемент ИЛИ. 21 разрешает прохолодение сигнала записи на вход записи блока 1 1 и разрешает работу блока 12,- воздействуя на дешифратор 4, реализугаций следующие логические -JQ функции;

( 0)Y64(X56+X57) Xi7-X19+ +Х 9 Х57 (П)

,17 -X45;(12)

где Х45 - сигна;,1 с. эыхода 45 дешифратора 6.

Таким образом устанавливается ре-жим прогона- отлалсиваемой nporpaMixib,- которая может быть расположена в бло- ке П предлагаемого устройства, в ЗУ отлажинаемого- устройства, либо могут быть использованы оба этих ЗУ в зависимости от условий, записанных в блоке 10 устройства.

В этом режиме инс нэрмация с МА и МД заносится в блок 12 при совпадении сигналов с выходов 64 и 65 д еЕшфрато- ра 4, которые вырабатываются соглас- но (и) и (12) соответственно.

Информация на группу адреснь1х вхо дов блока 12 поступает с группы выходов счетчика 8, на тактовый вход которого Поступает сигнал с выхода 54 дешифратора 4. Согласно (П) на выходе 64 этого дешифратора формиру- 55 ется сигнал уровня О в случае отсутствия сигналов с выходов триггеров 19 и i7s что свидетельствует о работе

35

43

. 50

«

,5

.. г25-JQ

55 в е

35

43

50

в режиме прогона, и наличия сигналов чтения или записи,

Этот сигнал записывает в блок 12 информацию в каждом цикле обращения процесса отлаживаемого устройс гва к памяти, а положительным фронтом (переходом из низкого Уровня в высокий) прибавляет к значению счетчика единицу, подготавливая адрес для занесения информации о следующем обращении,

В блоке 12 хранится информация о последних М циклах обращения процессора отлаживаемого устройства к памяти, где М - объем блока 12.

Обмен информацией с отлаживаемым устройством в этом режиме осуществляется следугацим образом, В случае записи процессором отлаживаемого устройства в область пямяти, расположенную в определенном устройстве, на выходе 58 блока 10 появляется сигнал уровня 1, который через первый элемент И элемента И-ИЛИ-НЕ 16 разрешает работу блока 11, согласно (5) сигнал с выхода 70 дешифратора 3 блокирует выбор ЗУ отлаживаемого устройства, При этом на выходе 68 дешифратора 5 согласно (4) появляется сигнал, разрешающий работу блока 29 элементов И, через который информация с МД отлаживаемого устройства поступает на ЭД предлагаемого устройства и с нее в блок 11, В случае чтения на выходе 67 дешифратора 5 согласно (2) появляется сигнал, разрешающий работу блока 30 элементов И, через который информация с НД предпагаемого устройства поступает на одноименную магистраль отлаживаемого- устройства, В случае обращения процессора отлаживаемого устройства к области памяти, на- ходящейся в отлаживаемом устройстве, на выходе 68 дешифратора 5 также присутствует логический уровень, разрешающий работу блока 29 элементов И, Это необходимо для запоминания информации о циклах обращения процессора отл;аживаемого устройства к памяти, расположенной в отлаживаемом устройстве, в блоке 12 предлагаемого уст- .ройства,,

Адрес и управляющие сигналы поступают на МА и МД предлагаемого устройства через блок 27 элементов И, работа которого разрешается сигналом с выхода 66 дешифратора 5 согласно ()-

При появлении во время выполнения отлаживаемой программы адреса, по которому в блок 9 записано условие окончания прогона, на выходе 49 блока 9 появляется сигнал уровня 1. В этом случае согласно (7) на выходе 55 дешифратора 3 появляется сигнал уровня О, который запоминается триггером 20.и поступает с выхода немаскируе- мого прерывания устройства на одноименный вход отлаживаемого устройства, прерывая его процессор. Сигнал уровня О с инверсного выхода триггера 20 поступает на информационный вход триг гера 19 и на соответствующий вход дешифратора 3, -подготавливая его к дешифрации следующих состояний.

Процессор отлаживаемого устройства после получения сигнала прерывания за канчивает выполнение принятой команды и обращается по фиксированному адресу, начиная с которого обычно располагается Программа обработки прерывания. В блок 9 по этому адресу за- писан код, который вызывает появление на его выходе 50 сигнала уровня 1 согласно (8), на выходе 53 дешифратора 3 появляется сигнал уровня 1, который своим положительным фронтом устанавливает триггер 19 согласно уровню, присутствующему на его информационном входе. Сигнал уровня 1 с его инверсного выхода поступает на соответствующие входы дешифраторов 5, 4 и 3, на информационный вход триг гера 17, на вход обращения блока 10, запрещая его работу и обеспечивая адресацию служебного сегмента блока 11, .и на второй вход элемента ИЛИ 21, запрещая запись в блок 11. Таким образом устанавливается режим загрузки.

В этом режиме в соответствии с(11) разрешена запись в блок 12 информации о циклах записи, выполняемых процессором отлаживаемого устройства после получения им сигнала прерывания что обеспечивает сохранение значения счетчика команд процессора,, так как адрес вершины стека, куда производится автоматическая запись его значения, может быть произволен. По этой же причине в режиме загрузки запрещается запись в блок 11. В служебном сегменте по адресу, к которому обра-, щается процессор после получения сиг- нала прерывания, записана команда безусловного перехода на программу сох-; ранения его внутренних программно до

.-

Q - -пп i25зо

, 35

40

45

50

ступных углов, расположенную в этом же сегменте.

После выполнения программы сохранения значений внутренних программно доступных узлов процессора их значения находятся в фиксированной области блока 9. Выполняя последнюю команду этой программы, процессор отлаживаемого устройства обращается к ячейке памяти, по адресу которой в блок 9 записан код, вызывающей появление на его выходе 51 сигнала уровня I согласно (9) на выходе 54 дешифратора 3 появляется сигнал уровня О, который своим положительным фронтом устанавливает на инверсном выходе триггера 17 сигнала уровня О.

Устанавливается режим управления, I во время которого управляющая ЭВМ может прочитать из блока 12 значения внутренних программно доступных узлов процессора отлаживаемого устройства и информацию об адресе и данных, которые присутствовали на МА и МД в М-Р последних циклах обращения процессора к ЗУ (Р - число записей, вы-- полненных процессором в режиме загрузки) .

Запись информации об адресе и данных в блок 12 производится одновременно двумя шестнадцатиразрядными словами. Поэтому чтение из него осуществляется в два приема. При наличии сигнала уровня I на самом старшем разряде адреса, который поступает на управляющий вход 71 мультиплексора 13, разрешается работа канала А мультиплексора, а при наличии сигнала уровня О - работа канала В. Через этот мультиплексор информация при чтении поступает шестнадцатиразрядными словами из блока 12 на ВД устройства. Адрес поступает на адресные входы блока 12 с информационных выходов счетчи- ка 8, который в этом случае работает в режиме параллельного занесения. Адрес с МА заносится в счетчик 8 сигналом с выхода 63 дешифратора 4 согласно ( 10) .

Таким образом, устройство для от- ладки программно-аппаратных блоков позволяет моделировать отлаживаемое устройство на самых ранних этапах раз- работки, используя при этом блок 11, и производить отладку программного обеспечения, необходимого для работы отлаживаемого устройства, с запоминанием информации о ходе выполнения

1|фограммы в блоке 12, При отладке (Обеспечивается останов выполнения от аживаемой программы по адресу, эадааемому оператором,

«ормула изобретения

Устройство для отладки программно- шпаратных блоков, содержащее шесть eIIIифpaтopoв, четыре блока оперативной памяти, первый и второй счетчи- и, четыре триггера, мультиплексорj элемент И-ИЛИ-НЕ, первьш и второй элементы И, девять блоков элементов fl, причем первая группа информаи,ион- ных входов-выходов устройства через первую двунаправленную магистраль соединена с группой входов первого блока элементов И, с группой входов второго блока элементов И и группой выходов третьего блока элементов И, группа адресных входов устройства соединена с группой входов четвертого блока элементов И и с группой входов первого дешифратора, входы чтения и записи устройства соединены с первым

вторым входами четвертого блока элементов И и первого элемента И,

вход чтения устройства соединен с на с группой входов седьмого блока

вым входом третьего блока элементов И, вход записи устройства соединен с первым входом первого блока элементов И, вход сброса устройства соеди- - нен с входом установки в 1 первого триггера, выход первого дешифра- : тора соединен с первым 1зходом второ- I го блока элементов И и с входом ус iтановки в 1 второго триггера, вы- ; ход которого связан с входом разре- iшения первого счетчика, группа раз- рядных выходов которого соединена с ; группой ВХОДОВ второго Дешифратора, выход которого соединен с тактовым входом второго триггера, вторыми входами первого, второго и третьего блоков элементов И и третьим входом четвертого блока элементов И, группа выходов которого через вторую двуналрав ленную магистраль соединена с группой адресных входов первого и второго блоков оперативной памяти, первой группой адресных входов третьего блока оперативной памяти, группой информационных входов второго счетчика, первой группой информационных входов четвертого блока оперативной памяти, группой входов пятого блока элементов И и группой выходов шестого блока чле35

40

45

50

55

элементов И, выход второго блока оп ративной памяти соединен с первыми входами первого и второго эл.ементов И элемента И-ИЖ-НЕ, выход которого соединен с входом обращения третьег блока оперативной памяти и первым входом седьмого блока элементов И, выход второго элемента И соединен с входом установки в 1 третьего три гера, выход которого соединен с информационным входом первого триггера, первыми входами четвертого и пя го дешифраторов и пятым входом трет го дешифратора, выход первого триггера соединен с вторым входом перво го элемента И элемента И-ИЛИ-НЕ, пе вым, входом второго элемента И, вторым входом четвертого дешифратора, входом установки в О четвертого т гера, шестым входом третьего дешифр тора, первым входом шестого дешифра ра и с выходом сброса устройства, в ход четвертого триггера соединен с ин формационным входом третьего триггер седьмым входом третьего дешифратора, первый, второй и третий выходы которог соединены соответственно с вторым входом второго элемента И, с тактов ми входами третьего и первого триЛ

5

0

5

ментов И, группа выходов первого блока элементов И через третью двунаправленную магистраль соединена с группой входов третьего блока элементов И, с группами информационных входов первого второго и третьего блоков опера -- тивной памяти, второй группой информационных входов четвертого блока оперативной памятиj группой выходов седьмого и восьмого блоков элементов И, мультигшексора и группой входов девятогЪ блока элементов И, группа выходов которого через четвертую двунаправленную магистраль соединена с группой входов восьмого блока элементов И и второй группой информационных входов-выходов устройства,, выход первого элемента И соединен с тактовым входом первого счетчика, информационный вход второго триггера соединен с шиной нулевого потенциала устройства, первый, второй, третий, четвертый выходы первого блока оперативной памяти соединены соответственно с первыМ} вторым, третьим и четвертым входами памяти соединена с второй группой адресных входов третьего блока оперативной памяти, группа выходов которого соедине5

0

5

0

5

элементов И, выход второго блока оперативной памяти соединен с первыми входами первого и второго эл.ементов- И элемента И-ИЖ-НЕ, выход которого соединен с входом обращения третьего блока оперативной памяти и первым входом седьмого блока элементов И, выход второго элемента И соединен с входом установки в 1 третьего триггера, выход которого соединен с информационным входом первого триггера, первыми входами четвертого и пятого дешифраторов и пятым входом третьего дешифратора, выход первого триггера соединен с вторым входом первого элемента И элемента И-ИЛИ-НЕ, первым, входом второго элемента И, вторым входом четвертого дешифратора, входом установки в О четвертого триггера, шестым входом третьего дешифрат тора, первым входом шестого дешифратора и с выходом сброса устройства, выход четвертого триггера соединен с информационным входом третьего триггера и- седьмым входом третьего дешифратора, первый, второй и третий выходы которого соединены соответственно с вторым входом второго элемента И, с тактовыми входами третьего и первого триЛ еров, четвертый выход третьего дешифратора соединен с входом -установки в 1 четвертого триггера и с выходом немаскируемого прерывания устройства первый выход четвертого блока элементов И соединен с вторыми входами пятого и шестого дешифраторов, седьмо- |го. блока элементов И, первым входом пятого блока элементов И, первым вы- ходом шестого блока элементов И и с третьим входом четвертого дешифратора, второй выход четвертого блока элементов И соединен с третьими входами пятого и шестого дешифраторов, с вто- рым входом пятого блока элементов И, вторым выходом шестого блока элементов И, четвертым входом четвертого дешифратора, первый, второй и третий выходы шестого дешифратора соединены соответственно с входами записи первого и второго оперативной памяти и пятым входом четвертого дешифратора, четвертый выход шестого дешифратора соединен с четвертым входом пятого дешифратора и .вторым входом второго элемента И элемента И-ИЖ-НЕ, пятый выход шестого дешифратора соединен с входами установки в О первго и третьего триггеров, группа выходов второго блока элементов И соединена с группой входов шестого дешифратора, первый выход четвертого дешифратора соединен с входами обращения второго счетчика и мультиплексора, второй выход четвертого дешифратора соединен с входом записи четвертого блока оперативной памяти и тактовым входом второго счетчика, третий выход четвертого дешифратора соединен с входом обращения четвертого блока оперативной памяти, группа разрядных выходов второго счетчика соединена с группой

Q п 5 0

5

адресных входов четвертого блока оперативной памяти, первая и вторая группы выходов которого соединены соответственно с первой и второй группами информационных входов мультиплексора, старший разряд группы выходов четвертого блока элементов И через вторую двунаправленную магистраль соединен с управляющим входом мультиплексора, выход первого триггера соединен с пятым входом пятого дешифратора, выход второго блока оперативной памяти соединен с шестым входом пятого дешифратора, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно первыми входами шестого, девятого и восьмого блоков элементов И, третьим входом пятого блока элементов И и с выходом блохсировки пямяти устройства, первый выход пятого блока элементов И соединен с вторым входом шестого блока элементов И и с входом-выходом чтёння устройства, второй выход пятого блока элементов И соединен с третьим входом шестого блока элементов И и с входом- выходом записи устройства, группа выходов пятого блока элементов И через пятую двунаправленную магистраль соединена с группой входов шестого блока элементов И и группой адресных входов-выходов устройства , о т л и - чающе е ся тем, что, с целью сокращения затрат аппаратуры, устройство содержит элемент ИЛИ, выход которого соединен с входом записи третьего блока оперативной памяти, второй выход четвертого блока элементов И соединен с первым входом элемента ИЛИ, .выход третьего триггера соединен с входом обращения второго блока оперативной памяти и-вторым входом элемента ИЛИ.

е

й

5

п

и

Ǥ 6

гв

-JU.

30

40