Устройство для отладки программно-аппаратных блоков Советский патент 1987 года по МПК G06F11/36 

изобретение относится к вычислительной технике и может быть использовано при создании микроЭВМ,, микроконтроллеров и других устройств на основе микропроцессоров.

Цель изобретения - расширение функциональных возможностей за счет возможности имитации функционирования системы ввода-вывода при отладке программного обеспечения.

На фиг,1 и 2 представлена схема устройства для отладки программно- аппаратных блоков; на фиг.З - схема синхронизаторaj на фиг,4 - схема алгоритма работы устройства; на фиг,5 - схема запоминающего блока (ЗБ) переадресации; на фиг.6 - схема ЗБ данных (адреса); на фиг,7 - схема регистра управления; на фиг,8 схема блока сравнения; на фиг,9 - схема коммутатора управляющих сигналов.

Устройство (фиг,1 и 2) содержит первый 1 и третий 2 коммутаторы, первый 3 и второй 4 ЗБ переадресации, синхронизатор 5, счетчик 6, ЗБ 7 адреса и 8 данных, шестой элемент ИЛИ 9 второй регистр 10, элемент 2 II, первый регистр 12, второй коммутатор 13, первую 14 и вторую 15 группы элементов И, дешифратор 16, десятую 17 и восьмую 18 группы элементов И, регистр 19 управления, коммутатор 20 управляющих сигналов, девятую 21, седьмую 22, тринадцатую 23 и четырнадцатую 24 группы элементов И, второй элемент И 25, первый элемент ИЛИ 26, одновиб- ратор 27, первый 28 и второй 29 триггеры, третий элемент ИЛИ 30,первый элемент И 31, второй элемент ИЛИ 32 третий элемент И 33, пятый элемент ИЛИ 34, четв.ертый элемент ИЛИ 35, блок 36 сравнения, группу входов 37 блокировки, тактовый вход 38, первый 39 и второй 40 входы блокировки синхронизатора, второй 41 и первый 42 выходы синхронизатора, выход 43 шестого элемента ИЛИ, входы 44 чтения, первый вход 45 выбора и второй вход 46 выбора первого ЗБ переадресации, третий 47 и второй 48 выходы первого ЗБ переадресации, выход 49 сигнала запроса прерывания устройства, первый выход 50 первого ЗБ переаДреса- ции, выход 51 захвата шин устройства, второй вход 52 выбора, вход 53 записи, первый вход 54 выбора второго ЗБ переадресации, выход 55 второго ЗБ переадресации, первые входы 56, 57 и 58 элементов И соответственно десятой, пятой и шестой групп,

пятую 59, шестую 60, четвертую 61, третью 62 группы элементов И,первые 63 и вторые 64 входы элементов И восьмой группы, одиннадцатую 65 группу элементов И, вторые 66, третьи

67, первые 68 входы элементов И первой группы, вторые 69, третьи 70, первые 71 входы элементов И второй группы,.выходы 72 сигнала инициации и 73 сигнала блокировки устройства

для подключения к управляющей шине отлаживаемой ЭВМ, второй вход 74 синхронизации, группу 75 входов синхронизации и первый вход 76 синхронизации регистра управления, выходы

полей сброса 77, захвата 78, готовности 79, блокировки ВО регистра управления, .четвертый информационный 81, второй управляющий 82, первый информационный 83, второй информационный 84, третий информационный 85 и второй упр.авляющий 86 входы коммутатора упраш1яющих сигналов, второй 87, четвертый 88, третий 89 и первый 90 выходы коммутатора управляющих

сигналс1- в, первые входы 91, 92 и 93 элементов И соответственно девятой, четвертой и третьей групп, двенадцатую 94 группу элементов И, первые 95 и вторые 96 входа элементов

И седьмой группы, входы-вь ход)1 97 и 98 устройства для подключения к адресной шине отлаживаемой ЭВМ, входы 99 сигналов приема и выдачи устройства, первые входы 100 элементов И тринадцатой группы, вторые входы 101 элементов И одиннадцатой группы, вторые входы 102 элементов И двенадцатой группы, вторые 103 и первые 104 входы элементов И четырнадцатой группы, входы-выходы 105

устройства для подключения к информационной шине отлаживаемой ЭВМ, входы 106 сигналов признаков обращения устройства, выход 107 сигнала готовности устройства, вход 108 сигнала подтверждения захвата устройства, второй разрешающий 109, первый раз- решаюп91 й 110, первый информационный .111, ск(нхронизации 112, второй информационный 113, третий информационный 114 входы и выход 115 блока сравнения, четыре старших разряда входов- выходов 116 устройства доя подключения к адресной шине управляющей ЭВМ,

входы-выходы 117 приема и выдачи устройства, входьт-выходы 118 устройства для подключения к информационной шине управляющей ЭВМ, младшие разряды входов-выходов 119 устройства для подключения к адресной шине управляющей ЭВМ, вход 120 начала машинного цикла устройства, вход 121 признака обращения к порту ввода-вывода устройства, выход 122 блокировки устройства для подключения -к шине управляющей. ЭВМ, выход 123 сигнала готовности устройства для подключения к шине управления управляющей

ЭВМ, выходы 124 элементов И одиннад-15 также внутренними узлами микропроцес-цатой группы, выходы 125 элементов И тринадцатой группы, выходы 126 элементов И четырнадцатой группы, выходы 127 элементов И двенадцатой группы, выход 128 сигнала захвата устройства, четвертый 129, третий 130, первый 131 и второй 132 входь элемента 2И-ИЛИ, вход 133 сигнала начала машинного цикла устройства для подключения к шине управления отлаживаемой ЭВМ.

Синхронизатор (фиг.З) содержит первый элемент И 134, счетчик 135, второй элемент И 136, триггер 137.

сора последней. Работой устройства в этом режиме управляет блок, включающий синхронизатор 5, регистр 12 и дешифратор 16. Для обращения к

20 тому или иному блоку устройства отладки управляющая микроЭВМ устанавливает через адресные входы-выходы 119 на входах 37 синхронизатора 5 адрес, логически являющийся одним из

25 портов ввода-вывода управляющей микроэвм, на информационных входах регистра 12 через информационные входы-выходы 118 - код блока устройства отладки, к которому производитЗБ переадресации (фиг.5) содержит 30 ся обращение, а на входе 39 синхропервый 138 и второй 139 элементы КЕ, первый элемент И 140, элемент ИЛИ 141, второй элемент И 142, запоминающий узел 143.

ЗБ данных (адреса, фиг,6) содержит элемент ИЛИ 144 и запоминающий узел 145.

Регистр управления (фиг,7) содержит элемент И 146 и регистр 147.

Блок сравнения (фиг.8) содержит 40 первый элемент И 148, дешифратор 149, с первого по четвертый регистры 150- 153, элементы 154-185 равнозначноснизатора через управляющий вход 121 - сигнал признака обращегая к порту ввода-вывода. При.поступлении на вход 40 синхронизатора через 35 управляющий вход-выход 117 сигнала выдачи информации управляющей микро- ЭВМ на выходе 41 появляется сигнал записи в регистр 12, После записи кода синхронизатор начинает подсчет сигналов начата машинного цикла управляющей микроЭБМ, поступающих через управляющий вход 120 на вход 38 синхронизатора. На седьмом цикле на выходе 42 синхронизатора появля- 45 ется сигнал, включаюпрш дешифратор 16 и блокирующий обращение к памяти : и портам ввода-вывода управлякяцей микроэвм (выход 122), При включении дешифратора 16 на одном из его выхо- 50 дов (в зависимости от кода, ранее записанного в регистр 12) появляется сигнал обращения к соответствующему блоку устройства отладки. Первый вьпсод дешифратора 16 управляет 55 загрузкой информации в ЗБ 3 переадресации. В ЗБ 3 загружается информация о состоянии каждого сегмента памяти, адресуемой отлаживаемой микро- ЭВМ. При этом весь объем адресуемой

ти, второй 186 и третий 187 элементы И, элемент ИЛИ 188, интегрирующую цепь 189, триггер 190.

Коммутатор управляющих сигналов (фиг.9) содержит первый 191, второй 192 элементы И, первый элемент ИЛИ 193, третий элемент И 194, второй элемент ИЛИ 195, четвертый элемент И 196, третий элемент ИЛИ 197.

Устройство работает под управлением управляющей микроЭВМ, в качестве которой может быть использована, например, микроЭВМ УВС-01, и обеспечивает отладку устройства на основе микропроцессоров, например К580ИК80 или 8080, Системная шина управляющей

903294

микроэвм подключается к первой группе входов - выходов устройства для отладки программно-аппаратных блоков. Вторая группа входов - выходов 5 подключается к шинам отлаживаемой микроэвм. Устройство- может работать в одном из двух режимов: режиме управления и режиме прогона програм Ь.

to В режиме управления управляющая микроэвм осуществляет обмен информацией с. внутренними блоками устройства отладки,памятью и портами ввода-вывода отлаживаемой микроЭВМ, а

сора последней. Работой устройства в этом режиме управляет блок, включающий синхронизатор 5, регистр 12 и дешифратор 16. Для обращения к

тому или иному блоку устройства отладки управляющая микроЭВМ устанавливает через адресные входы-выходы 119 на входах 37 синхронизатора 5 адрес, логически являющийся одним из

портов ввода-вывода управляющей микроэвм, на информационных входах регистра 12 через информационные входы-выходы 118 - код блока устройства отладки, к которому производится обращение, а на входе 39 синхро0

низатора через управляющий вход 121 - сигнал признака обращегая к порту ввода-вывода. При.поступлении на вход 40 синхронизатора через 5 управляющий вход-выход 117 сигнала выдачи информации управляющей микро- ЭВМ на выходе 41 появляется сигнал записи в регистр 12, После записи кода синхронизатор начинает подсчет сигналов начата машинного цикла управляющей микроЭБМ, поступающих через управляющий вход 120 на вход 38 синхронизатора. На седьмом цикле на выходе 42 синхронизатора появля- 5 ется сигнал, включаюпрш дешифратор 16 и блокирующий обращение к памяти : и портам ввода-вывода управлякяцей микроэвм (выход 122), При включении дешифратора 16 на одном из его выхо- 0 дов (в зависимости от кода, ранее записанного в регистр 12) появляется сигнал обращения к соответствующему блоку устройства отладки. Первый вьпсод дешифратора 16 управляет 5 загрузкой информации в ЗБ 3 переадресации. В ЗБ 3 загружается информация о состоянии каждого сегмента памяти, адресуемой отлаживаемой микро- ЭВМ. При этом весь объем адресуемой

памяти разбивается на 16 сегментов, определяемых четырьмя старшими разрядами адреса. Для каждого сег-мента указывается, какой сегмент памяти управляющей микроЭВМ соответствует данному сегменту памяти отлаживаемой микроэвм. Эта информация.записывается в ЗБ 3 переадресации по информационным шинам управляющей микр ЭВМ, подключенным к информационным входам ЗБ 3 переадресации через информационные входы-выходы 118, Адрес, по которому записывается эта информация, определяется адресом на четырех старших адре сных шинах управляющей микроЭВМ, подключенных к первым информационным входам коммутатора 1 через адресные входы-выходы 116, При появлении на выходе дешифратора 16 сигнала обращения к ЗБ 3 переадресации по входу 44 включается ЗБ 3 переадресации, а старшие четыре разряда адреса управляющей микроэвм через коммутатор 1 поступают на адресные входы ЗБ 3 переадресации. Запись в ЗБ 3 переадресадии производится при подаче на его вход 44 сигнала выдачи информации управляющей микроэвм через управляюшлй вход выход 117, Пятый выход дешифратора 16 управляет загрузкой информации в ЗБ 4 переадресации, В это ЗБ загружается информация о том, какие устройства ввода-вывода отлаживаемой микроэвм должны имитироваться. . памятью управляющей микроЭВМ, Один из шестнадцати сегментов памяти управляющей микроЭВМ резервируется для области памяти, к которой будет производится обращение при обращени к устройствам ввода-вывода отлаживаемой микроэвм. При появлении на выходе дешифратора 16 сигнала обращения к ЗБ 4 переадресадии по входу 53 включается ЗБ 4 пареадресации а на его адресные входы через коммутатор 2 йоступают младшие восемь разрядов адреса управляющей микро- ЭВМ, определяюш;ие адрес устройства ввода-вывода. Этим же сигналом в

регистр 10 по четырем мпадагим информационным шинам записывается код

номера резервируемого сегмента памяти управляющей микроЭВМ, При подаче

на вход 52 сигнала выдачи информации управляющей микроЭВМ в ЗБ 4 переадресации по пятой информационной

шине управляющей микроЭВМ записывается признак переадресации устройства ввода-вывода.

Второй выход дешифратора 16 управляет обращениями к блоку 36 сравнения и к реп1стру 19 управления. Выбор ка кдого из этих блоков производится в зависимости от кода на

трех мпадших адресных шинах управляющей микроэвм, подключенных к входам 112 блока 36 сравнения и 75 регистра 19 управления, В блок 36 сравнения записываются адреса точек останова прогона программы. Эти адреса записываются в блок сравнения по информационным шинам управляющей микроэвм, подключенным к входам 11

блока 36 сравнения. Запись производится при поступлении на вход 110 сигнала выдачи информации управляющей микроэвм, сигнала обращения на вход 109 и кода адреса О на вход

112.

В регистре 19 управления устанавливаются следуюшие сигналы, управ- отлаиживаемой микроЭВМ:

Сброс (выход 77), Готов (выход 79), Захват. (выход 78), Блокировка (выход ВО), Назначение этих сигналов следующее. Сигнал Сброс - сигнал инициации, после постугшения .котЪрого микропроцессор отлаживаемой микроэвм начинает обращение к нулевой ячейке памяти. Сигнал Готов высоким уровнем разрешает работу микропроцессора отлаживаемой

микроэвм, а низким уровнем останавливает его. При низком уровне сигнала Готов микропроцессор останавливается на обращении к очеред ной ячейке памяти или порту ввода-вывода и не заканчивает это обращение до тех пор, пока уровень сигнала Готов не станет высоким. Сигнал Захват отключает микропроцессор отлаживаемой микроЭВМ от шин отлаживаемой микроЭВМ, позволяя тем самым осуществить прямой доступ к памяти последней. Сигнал Блокировка запрещает обращение к памяти и портам ввода-вывода отлаживаемой микроЭВМ, Установка этих сигналов произ- водит1::я по информационным шкнам управляющей микроЭВМ, подключенным к информационным в}содам регистра управления. Установка производится

при подаче на вход 76 сигнала выдачи информации управляющей микроЭВМ и кода адреса 1 на вход 75, Третий выход дешифратора 16 управляет обращениями к ЗБ 7 адреса и ЗБ 8

данных. В режиме управления из этих ЗБ считывается информация о ходе выполнения программы отлаживаемой микроэвм, записанная в ЗБ адреса и ЗБ данных в режиме прогона программы Эта информация включает состояние адресных и информационных шин отлаживаемой микроэвм в каждом машинном цикле. Адрес ячейки ЗБ адреса и ЗБ данных, поступающий на информацион- ные входы счетчика 6, записывается в счетчик при поступлении на его вход параллельного занесения сигнала обращения к ЗБ адреса и ЗБ данны Этот же сигнал стробирует группу

элементов И 14 или группу 15 элементов И, через которые информация из ЗБ адреса и ЗБ данных поступает на информационные шины управляющей мик- роЭВМ. Группа 14 элементов И строби- руется уровнем О, на младшей адресной шине управляющей микроЭВМ (вход 68), а группа 15 элементов И стробируется уровнем 1 наЧшадшей адресной шине управляющей . микроЭВМ (вход 71 у.

Четвертый выход дешифратора 16 управляет обращениями к памяти и портам ввода-вывода отлаживаемой микроэвм, а также обрао1ениями к вкут ренним узлам микропроцессора последней, Дпя обращения к памяти отл ажи- ваемой микроэвм в регистре 19 управления предварительно устанавливается сигнал Захват, передающийся через элемент ИЛИ 35 и управляющий выход 128 на шину сигнала Захват отлаживаемой микроЭВМ, При поступлении этого сигнала микропроцессор отлаживаемой микроэвм отключается от шин и позволяет осуществить прямой доступ к памяти. Дешифратор 16 вырабатывает сигнал обращения к отлаживаемой микроэвм, который поступает на вход 132 элемента 2И-ИЛИ и вход 86 коммутатора 20 управляющих сигналов. Эти коммутаторы представляют собой комбинационные схемы, управляющие передачей адресных, информационных и управляющих сигналов управ ляющей микроэвм на шины отлаживаемой микроэвм через группы элементов И 21, 61, 62 и 22 при обращении к памяти, портам ввода-вывода или внутренним узлам микропроцессора отлаживаемой микроЭВМ, передачей адресных, информационных и управляющих сигналов отлаживаемой микроЭВМ на внутренние шины устройства.отладки через группы 23, 65, 94 и 24 элементов И в режиме прогона программы отлаживаемой микроЭВМ и передачей информационных сигналов с внутренних шин устройства отладки на шины управляющей микроэвм через группу 18 элементов И при прямом доступе отлаживаемой микроэвм к памяти управляющей микроэвм и при чтении информации из отлаживаемой микроЭВМ, Коммутаторы реализуют следующие логические выражения:

элемент 2И-ИЛИ 11: Y

л;х,,,лх,,г) V (х,„ лх„о), (1)

где Y - сигнал на шлходе элемента 2И-ЙЛИ 11;

X - сигнал на входе 131 (сигнал приема информации управляняцей микроЭВМ);

X,,j - сигнал на входе 132 (сигнал обращения к отлаживаемой микроэвм);

X, - сигнал на входе 129 (признак прямого доступа отлаживаемой шкpoЭBM к памяти управляющей микроЭВМ); сигнал на входе 130 (сигнал выдачи информации отлаживаемой микроэвм, пере- данньй на внутреннюю шину устройства отладки), Коммутатор 20 управляюших сигналов:

X

1ЭО

&7

де X

X,

Л X,

(2)

вб

85

86

сигнал обращения к отлаживаемой микроэвм; сигнал с нулевого выхода триггера 29 при отсутствии обращения к внутренним узлам микропроцессора отлаживаемой микроэвм (имеет

f л t I V

уровень

) V (X,

(3)

де Х - сигнал выдачи информации

управляющей микроЭВМ; Xgj - признак прямого доступа;

88

(Xgj Л Xgg,

81 82

X - сигнал приема информации

отлаживаемой микроЭВМ; fg, (Xa,V Х8б)Л Xgj,(4)

де X - сигнал включения дешифратора 16, т,е, признак обращения управляющей микро- ЭВМ к блокам устройства отладки;

90

(5

Таким образом, если производится апись в память отлаживаемой микро- ВМ, в соответствии с выражениями

(2) и (3) стробируются группы 21, 61, 62, 22 элементов И и адресные, информационные и управляющ1е сигналы управляющей микроЭВМ передаются на шины отлаживаемой микроЭВМ. При чтении информации из памяти отлаживаемой микроэвм направление передачи адресных и управляющих сигналов остается таким же, как и в режиме записи, а направление передачи информационных сигналов меняется на противоположное, так как в соответствии с выражениями (3) и (5) групп элементов И 22 блокируется, а групп элементов И 24 стробируется. Сигнал с информационных шин отлаживаемой микроэвм через группу элементов И 2 поступают на внутренние информационные шины 126, устройства отладки а оттуда через группу элементов И 1 которая стробируется в соответствии с выражением (I), они поступают на информационные шины управляющей микроЭВМ. Таким образом, информация из отлаживаемой микроЭВМ считывается на информационные шины управл.яю- щей микроэвм.

I

Дпя обмена информацией с внутренними узлами микропроцессора отлаживаемой микроэвм в регистре управления предварительно устанавливается- сигнал Блокировка (выход 80) и снмается сигнал Готов (тев, на выходе 79 регистра управления устанавливается уровень О). Сигнал Готов с выхода 79 регистра 19 управления через элемент ИЛИ 34 и управляющий выход 107 поступает на шину сигнала Готов отлаживаемой микроЭВМ. Сигнал Блокировка с выхода 80 регистра 19 управления через управляющий выход 73 поступает на шину сигнала Блокировка отлалдаваемой микроЭВМ, Затем дешифратор 16 вырабатывает сигнал обращения к отлаживаемой микроэвм. При совпадении этого сигнала с сигналов Блокировка сигнал уровня 1 с выхода элемента И 25 через одновибратор 27 устанавливает по S-входу триггеры 28 и 29. Сигнал уровня 1 поступает на вход элемента И 31 , а сигнал уровня О с нулевого выхода триггера 28 поступает на вход элемента ШШ 32, Так как в начале, машинного цикла управлйющей микроэвм сигналы выдачи информации и приема информации (управляющие входы - выходы 117) отсутствуют

0329 О

(О), то на выходе элемента И 31 и на выходе элемента ИЛИ 34 сохраняется уровень О, а на выходе элемента ИЛИ 32 появляется сигнал уровня 5 О. Таким образом,.при обращении управл яющей микроЭВМ к микропроцессору отлаживаемой микроЭВМ на шине Готов управляющей микроЭВМ (управляющий выход 123) и шине Готов 0 отлаживаемой микроЭВМ (управляющий выход 107) устанавливается О, Сигнал с единичного выхода триггера 29 через элемент ИЛИ 35 устанавливает уровень 1 сигнала Захват (шина 128 отлаживаемой микроЭВМ) Сигнал с нулевого выхода триггера 29 поступает на вход 85 коммутатора 20 и в соотв€;тствии с выражениями (2) и (4) блокирует прохождение адресных -и

20 управляющих сигналов через группы

15

21, 61, 62, 23, 65, 94 элементов И. Таким образом, в этом режиме производится обмен только информационж - ми сигналами. Обмен информационными сигналами осуществляется так же, как и в режиме обращения к памяти отлаживаемой микроэвм.

Если управляющая микроЭВМ выполняет завись во внутренние узлы микропроцессора отлаживаемой микроЭВМ, то при появлении сигнала 1 выдачи информации из управляющей микроЭВМ на выходе элемента И 31 появляется

сигнал 1, который блокирует элемент ИЛИ 34 и устанавливает 1 на шине Готов (выход 07) отлаживаемой микроэвм. В результате микропроцессор отлаживаемой микроЭВМ заканчивает цикл приема информации и задним фронтом сигнала приема информации отлаживаемой микроЭВМ через элемент ИЛИ 26 по С - вход сбрасывает триггер 28, При этом сигнал 1 с

нулевого выхода триггера 28 блокирует элемент РШИ 32 и на шине Готов управляющей микроЭВМ устанавливается 1. После этого управляющая микроэвм заканчивает свой цикл выдачи информации. После окончания микропроцессором отлаживаемой микро- ЭВМ своего цикла он выдает сигнал Подтверждение захвата уровня 1 аа, управляющий вход 108. Этот сигнал

по R-входу сбрасывает триггер 29, На единичном вьпсоде этого триггера появляется О, и на шине 128 Захват та1ше устанавливается О, т.е. сигнал Захват снимается, После

11

Подтверждение захва- также снимается и микропроцесэтого сигнал та

сор отлаживаемой микроЭВМ переходит в состояние ожидания (низкий уровень сигнала Готов). Когда управляющая микроэвм выполняет цикл приема информации из внутренних узлов микропроцессора отлаживаемой микроЭВМ, последний производит цикл выдачи информации. Начало обращения протекает так же, как в вьшеописанном режиме. После установки триггеров 28 и 29 в состояние при появлении. сигнала приема информации уровня 1 иа одном из управляющих входов - выходов 117 блокируется элемент ИЛИ 32 и устанавливает сигнал Готов управляющей микроЭВМ уровня I, После этого управляющая микроЭВМ заканчивает цикл приема информации и задним фронтом сигнала приема информации через элемент ИЛИ 26 сбрасывает по С-входу триггер 28, При этом на выходе элемента И 33 появляется 1, которая блокирует элемент ИЛИ 34, и на шине сигналу Готов отлаживаемой микроЭВМ появляется сигнал уровня 1, После этого микропроцессор отлаживаемой микро- ЭВМ заканчивает цикл выдачи информации и выдает иа управляющий вход 108 сигнал Подтверждение захвата, сбрасывающий триггер 29. При этом сигналы Захват и Готов снимаются (О) и микропроцессор отлаживаемой микроэвм переходит в состояние ожидания.

После обмена информацией с внутренними блоками устройства отладки, памятью отлаживаемой микроЭВМ и внутренними узлами микропроцессора отлаживаемой микроэвм управляющая микро- ЭВМ переводит устройство отладки в режим прогона программы. Для этого в регистре управления снимаются сигналы Сброс, Захват, Блокиро и устанавливается уровень 1 сигнала Готов. Микропроцессор отлаживаемого устройства начинает выполнять программу.

Информация с шии отлаживаемой микроэвм через группы 23, 65, 94 и 24 элементов И, которые стробируют- ся в соответствии с выражениями (4) и (5), поступает на внутренние шины устройства отладки. Информация с адресных и информационных пшн поступает на информационные входы ЗБ

и

5

9032912

7 адреса и ЗБ 8 данных. Запись информации в эти ЗБ производится сигналами приема или выдачи информации отлаживаемой микроЭВМ (группа шин 5 125). Сигналом начала машинного цикла отлаживаемой микроЭВМ на управляющем входе 133 содержимое счетчика 6 увеличивается на единицу. Таким образом, информация о состоянии

10 адресных и информационных шин отлаживаемой микроэвм в следующем машинном цикле будет записана в следующие ячейки памяти ЗБ 7 адреса и ЗБ 8 данных.

На вторые информационные входы коммутатора 1 поступают сигналы с четырех старших адресных шин отлаживаемой микроэвм (группа шин 124), определяющие номер сегмента памяти отлаживаемой микроЭВМ, а на вторые информационные входы коммутатора 2 поступают сигналы с восьми младших адресных шин отлаживаемой микроЭВМ (группа шин 127), определяюпие номер адресуемого порта ввода-вывода. В режиме прогона программы сигналы с четырех старших адресных шин отлаживаемой микроэвм через коммутатор 1 поступают на адресные входы ЗБ 3

30 переадресации, а сигналы с восьми младших адресных шин отлаживаемой микро31ВМ через коммутатор 2 поступают на адресные входы ЗБ 4 переадресации. Выбор ЗБ переадресации (3

35 или 4) определяется сигналом признака обращения к порту ввода-вывода отлаживаемой микроЭВМ, поступающим на управляюи 1Й вход 106. Если этот

20

25

сигнал имеет уровень 1 (обращение,

40 к памяти), то по входу 46 включается ЗБ 3 переадресации. Если же этот сигнал имеет уровень I (обращение к порту ввода-вывода), то по входу 54 включается ЗБ 4 переадресации.

45 При обращении к памяти из ЗБ 3 переадресации считывается записаниая в режиме управления информация о текущем сегменте памяти отлаживаемой микроэвм. В случае, если сегмент па50 мяти, номер которого устаиовлен, защищен, на выходе -ЗО ЗБ 3 переадреса- ции считывается 1, которая через элемент ИЛИ 30 и управляющий выход 49 устанавливает сигнал Запрос пре-

55 рывания для управляющей микроЭВМ, . а через элемент-ИЛИ 35 - сигнал Захват для отлаживаемой микроЭВМ. Выполнение програмьи микропроцессором отлаживаемой микроЭВМ прекращается, а сигнал Запрос прерывания сигнализирует управляющей микроЭВМ о необходимости перевода устройства отладки в режим управления. Если сегмент памяти находится в управляющей микроэвм, то на выходе 48 ЗБ 3 переадресации считывается , которая через элемент ИЛИ. 9 и у11равляю щий выход 5 вырабатывает сигнал Захват дпя управляющей микроЭВМ, инициирующий прямой доступ к памяти управляющей микроЭВМ и стробирующий группы 17, 59 и 60 элементов И, Код номера сегмента памяти, к которому должно производиться обращение (старшие четыре разряда адреса), считывается с выходов 47 ЗБ 3 переадресации и через коммутатор 3, который переключается сигналом признака обращения к порту ввода-вывода отлаживаемой микроэвм, поступает на входы 58 группы 60 элементов И, Этот код номера сегмента, а также одиннадцать Младших разрядов адреса(немодифи дируемые) и сигналы приема и вьщачи информации через группы 17 и 59 элементов И поступают на соответствующие шины управляющей микроЭВМ. В случае чтеш1я информации из памяти управляющей микроэвм в соответствии с выражением (3) стробируется группа 22 элементов И, и информация из памяти управляющей микроЭВМ считывается на информационные шины отлаживаемой микроэвм. В случае записи информации в память управляющей микроЭВМ в соответствии с выражением () стробируется группа 18 элементов И и информация с информационных шин отлаживаемой микроЭВМ поступает на информационные шины управляющей микроэвм.

При обращении к порту ввода-вывода включается ЗБ 4 переадресации. Если дпя данного порта ввода-вывода в ЗБ 4 переадресации записано, что он размещается в управляющей микро- ЭВМ, то на выходе 55 ЗБ 4 переадресции считывается 1 и через элемент ИЛИ 9 вырабатывается сигнал Захват для управляющей микроЭВМ, инициирующий прямой доступ к памяти управляющей микроэвм. Код номера сегмента памяти, к которому должно, производится обращение, записанный в регисре 10, через коммутатор 13 и группу 60 элементов И поступает на адресны шины управляющей микроЭБМ, Группы

Г/, 59, 60 и 8 элементов И работают так же как и в случае обращения к памяти. Таким образом, если в одном из ЗБ переадресации за гасано,

что какой-либо сегмент памяти или

порт ввода-вывода отлаживаемой микро- ЭВМ находится в управляющей микроЭВМ, то отлаживаемая микроЭВМ производит прямой доступ к памяти управляющей

микроэвм. Номер сегмента памяти, к

которому производится прямой доступ, хранится в ЗБ 3 переадресации (в случае переадресации сегмента памяти) или в ЗБ 4 переадресации (в случае переадресации порта ввода-вывода).

На входы 113 и 114 блока 36 сравнения поступают адресные сигналы отлаживаемой микроэвм, где они сравниваются с адресами точек останова прогона программы, записаннь {.1И в режиме управления. При совпадении текущего адреса, установленного на шинах отпаживаемой микроЭВМ, с адресом

одной из точек останова, на выходе

115 блока сравнения вырабатывается сигнал уровня,, устанавливаю1ций через элемент ИЛИ 30 и управляющей выход 49 сигнал Запрос прерывания

для упр-ввляющей микроЭВМ, а через элемент ИЛИ 35 и управляющий 128 - сигнал Захват для отлаживаемой микроэвм. После получения сигнала Запрос прерывания управляющая

микроэвм переводит устройство отладки в режим управления и производит анализ хода выполнения программы, информация о котором записана в ЗБ 7 адреса и ЗБ 8 данных.

Блок-схема алгоритма взаимодействия угфавляющей MiiKpo3BM с устройством для отладки программно-аппаратных блоков представлена на фиг.4.

Синхронизатор работает следуюш:им образом.

Для обращения к тому или иному блоку устройства отладки управляющая микроэвм устанавливает на входах 37 адрес синхронизатора, на входе. 39 - признак обращения к порту ввода-вывода (синхронизатор логически является, одним из портов вывода управляющей микроЭВМ), а ка входе

40 - сигнал выдачи информации. При этом на выходе элемента И 134 появляется сигнал уровня 1, который устанавливает по S-входу триггер 137, и .через выход 41 записывает в ре15

гистр 12 код блока устройства отладки, к которому будет производиться обращение (ем. фиг,1 и 2), После установки триггера 137 сигнал сброса счетчика 135 снимается (О) и последний начинает подсчет сигналов начала машинного цикла управляющей микроэвм, поступающих на его счетный вход с входа 38 синхронизатора. При поступлении, например, седьмого сигнала начала машинного цикла на выходах счетчика 135 устанавливается код, вызывающий появление сигнала уровня 1, на выходе элемента И 136. Этот сигнал поступает на выход 42, включая дешифратор 16, и устанавливает сигнал блокировки памяти и портов ввода-вывода управляющей микроэвм. При поступлении на счетный вход счетчика 135 следующег сигнала начала машинного цикла управляющей микроЭВМ на выходе элемента И 136 снова появляется сигнал уровня О, по С-входу сбрасывается триггер 137, который, в свою очеред сбрасывает счетчик 135. Цикл обращения к блоку устройства отладки окончен.

ЗБ переадресации работает следующим образом. I

В режиме управления запоминаюшзяй узел 143 включается сигналом обращения к ЗБ переадресации (уровень 1 поступающим на вход 45. Запись информации в запоминающий узел 143 осуществляется сигналом выдачи информации управляющей микроЭВМ, поступающим на вход 44, Этот сигнал через элемент И 142, который строби- руется сигналом обращения к ЗБ переадресации, поступает на вход записи информации запоминающего узла 143. В режиме прогона программы на входе обращения к ЗБ переадресадии уста- новлен уровень О, элемент И 142 блокируется и поэтому запись в запоминающий узел 143 запрещена. В этом режиме стробируется элемент И 140. Поэтому, когда сигнал признака обращения к порту ввода-вывода отлаживаемой микроЭВМ, поступающий на вход 46, имеет уровень О (т.е. производится обращение к памяти), включается запоминающий узел 143 и оттуда считывается ранее записанная информация о распределении сегментов памяти отлаживаемой микроЭВМ. ЗБ 4 переадресации орга шзован ана25

9032916

логично ЗБ 3, однако в нем отсутствует инвертор 138. Поэтому в режиме прогона программы запоминающий узел 143 включается, когда сигнал призна- 5 ка обращения к порту ввода-вывода отлаживаемой микроЭВМ. имеет уровень 1, т.е. когда производится обращение к порту ввода-вывода.

ЗБ 8 данных (7 адреса) работает

W следующим Образом.

В режиме прогона программы на информационные входы запоминающего узла 145 поступают адресные или информационные сигналы отлаживаемой микроJ5 ЭВМ. Эта информация записывается в запоминающий узел 145 сигналами приема или выдачи информации отлаживаемой микроэвм, поступающими на вход записи запоминающего узла 145 через

20 элемент ИЛИ 144.

Блок сравнения работает следующим образом.

В режиме управления в четыре восьмиразрядных регистра 150-153 записываются адреса двух точек останова про.гона .программы. .Адрес первой точки останова записывается в регистры 150 и 151, а адрес второй точки останова - в регистры 152 и 153. Запись

30 этих адресов производится по инфрр- мационным шинам управляющей микро- ЭВМ, подключенным к входам 111 блока . сравнения. Выбор соответствующего регистра осуществляется кодом на

35 двух старших адресных входах 112, а код на младшем входе этой группы входов (О) вместе с сигналом на входе 109 осуществляет выборку всего блока. Запись информации произво40 дится сигналом выдачи информации на входе 110. В регистры 150 и 151 записывается соответственно младший и старший байты адреса первой точки останова программы, а в регистры

45 152 и 153 - соответственно младршй и старший байты адреса второй точки останова программы, В режиме прогона программа эти адреса точек останова сравниваются с адресами на ад-

50 ресных шинах отлаживаемой микроЭВМ, подключенным к входам 113, 114 блока сравнения. При совпадении адреса на, щинах отлаживаемой микроЭВМ с адресом одной из точек останова на

55 выходах элементов равнозначности

154-169 или 170-185 появляются уровни.. При этом на выходах элемента И 186 или 187 также появляется сигнал уровня 1, который через эле17

мент ИЛИ 188 и интегрирующую цепь 189 устанавливает по S-входу триггер 190. Сигнал на единичном выходе этого триггера является выходным сигналом блока сравнения. Интегрирующая цепь 189 служит дпй устранения паразитной установки триггера. 190 во время переключения адресов отлаживаемой микроэвм. Триггер 190 сбрасывается по R-входу сигналом включения дешифратора 149, т.е. при записи следующего адреса точки останова,

Устройство ввода-вывода позволяет имитировать работу системы ввода-вывода разрабатываемой микроЭВМ благодаря тому, что при обращении отлаживаемой микроэвм к отсутствующим устройствам ввода-вывода адреса портов модифицируются в адреса ячеек памяти управляющей микроЭВМ, имитирующих работу этих устройств ввода- вывода ,

12

Формула изобретения 25

20

1,Устройство для отладки программно-аппаратных блоков, содержащее первый коммутатор, первый запоминающий блок переадресации, синхронизатор, первый регистр, дешифратор, счетчик, запоминающий блок адреса, запоминающий блок данных, регистр управления, блок сравнения, коммутатор управляющих сигналов, элемент 2И-ИЛИ, четырнадцать групп элементов И, три элемента И, пять элементов ИЛИ, одновибратор и два .триггера, причем первая группа информационных входов первого коммутатора, группа входов блокировки синхронизатора, группа информационных входов счетчика, первые входы элементов И первой и второй групп, группа входов синхронизации регистра управления, первые входы элементов И третьей и четвертой групп, группа входов синхронизации блока сравнения подключены к группе входов устройства, для отладки программно-аппаратнь1Х блоков для. подключения к адресной шине управляющей ЭВМ, выходы элементов И пятой и шестой групп подключеш к группе выходов устройства для отладки программно-аппаратных блоков для подключения к адресной шине управляющей ЭВМ, первый информационный вход блока сравнения, первые входы элементов И седьмой группы, информая30

25

9032918

ционный вход первого запоминающего блока переадресации, информационньй вход первого регистра и информационный вход регистра управления подклю- 5 чены к группе входов устройства , для отладки программно-аппаратных блоков доя подключения к информационной шине управляющей ЭВМ, выходы элементов И восьмой группы и выходы

JO элементов И первой и второй групп подключены к группе выходов устройства для отладки программно-аппаратных блоков для подключения к информационной шине управляющей ЭВМ,

5 первый разрешающий вход блока сравнения, первые входа элементов И девятой группы, вход записи первого запоминающего блока переадресации, . тактовый вход, первый и второй вхо20 ды блокировки синхронизатора, первый вход синхронизации регистра управле- 1шя, пефвый информационный вход коммутатора управляющих сигналов, первые входы первого элемента ИЛИ, первого элемента И и второго элемента ИЛИ подключены к .группе входов устройства для отладки программно-аппаратных блоков для подключения к шине управления управляющей ЭВМ, выходы элементов И десятой группы, выходы второго и третьего элементов ИЛИ, первый выход синхронизатора подключены к группе Н11ходов .устройства для отладки программно-аппаратных блоков для подключения к шине управления управляющей ЭВМ, выходь элементов И одиннадцатой группы соединены с первыми входами элементов И пятой группы, с второй группой информационных входов первого коммутатора, с первым и вторым информационными; входаки запоминающего блока, выходы элементов И двенадцатой группы соединены с вторым и третьим информаци45 онными; входами соответственно запоминающего блока адреса и блока сравнения , выход блока сравнения соединен с первым входом третьего элемента ИЛИ, первый выход дешифратора соеди50 нен с управляющим входом первого коммутатора и первым входом выборки первого запоминающего блока переадресации, второй выход дешифратора .соединен с вторым разрешающим входом

55 блока сравнения и вторым входом синхронизации регистра управления, третий выход дешифратора соединен с вторы1 4И входами элементов И первой и второй групп и разрешающим входом

35

40

19

счетчика, четвертый выход дешифратора соединен с вторым входом элемента 2И-ИЛИ, с первым управляющим входом коммутатора управляющих сигналов и первым входом второго элемента И, выход которого соединен с входом пуска одновибратора, выход которого соединен с S-входами первого и второго триггеров, первый выход синхронизатора соединен с входом синхронизации дешифратора и вторым информационным входом коммутатора управляющих сигналов, второй выход синхронизатора соединен с входом синхронизации первого регистра, выход которого соединен с информационным входом дешифратора, выход первого коммутатора соединен с адресным входом первого запоминающего блока переадресации, первый выход которого соеди-.. иен с вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ, единичный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, нулевой выход первого триггера соединен с вторым входом второго элемента ИЛИ и первым входом третьего элемента И, выход которого соединен с вторым входом пятого элемента ИЛИ, единичный выход второго триггера соединен с вторыми входами третьего элемента И и четвертого элемента ИЛИ, нулевой выход второго триггера соединен с третьим информационным входом коммутатора управляющих -сигналов, выход первого элемента ИЛИ соединен с входом синхронизации первого триггера, выход поля сброса регистра управления соединен с R-BXO дом первого триггера и с входом синхронизации второго триггера, вы-г ход поля захвата регистра управления соединен с третьим входом четвертого элемента ИЛИ, выход поля- готовности регистра управления соединен с третьим входом пятого элемента ИЛИ, выход поля блокировки регистра управления соединен с вторым входом второго элемента И, выходы полей сброса и блокировки регистра управления, выходы четвертого и пятого элементов ИЛИ и выходы элементов И девятой группы подключены к группе выходов устройства отладки программно-аппаратных блоков для подключения к шине управления отлаживаемой

9032920

ЭВМ, R-вход второго триггера, второй вход первого элемента ИЛИ, второй управляющий вход коммутатора управляющих сигналов, второй вход выбора первого запоминающего блока переадресации и первые входы элементов И тринадцатой группы подключен к группе входов устройства для отладки программно-аппаратных блоков для fO подключения к шине управления отлаживаемой ЭВМ, первый выход коммутатора управляющих сигналов соединен с первыми входами элементов И четырнадцатой группы, второй выход комму- 15 татора управляющих сигналов соединен с вторыми входами элементов И третьей, четвертой и девятой групп, третий вы- ход коммутатора управляющих сигналов соединен спервыми. входами элементов И 20 одиннадцатой и двенадцатой групп и с вторыми входами элементов И тринадцатой группы, четвертый выход коммута-- тора управляющих сигналов соединен с вторыми входами элементов И седь- 25 мой группы, выходы запоминающего блока адреса и запоминающего блока данных соединены с третьими входами элементов И соответственно первой и второй групп, выход счетчика соеди- 30 нен с адресными входами запоминающего блбка адреса и запоминающего блока данных, входы записи запоминающего блока данных и запоминающего блока адреса, третий вход элемента 2И- ИЛИ и первые входы элементов И десятой группы соединены с выходами соответствуюпщх элементов И тринадцатой группы, информационный вход запоминающего блока данных, первые 0 входы элементов И восьмой группы соединены с выходами соответствующих элементов И четырнадцатой группы, выход элемента 2И-ИЛИ соединен с вторыми входами элементов И вось- 5 мой группы, выходы элементов И

третьей и четвертой групп подключены к группе выходов устройства для отладки программно-аппаратных блоков для подключения к адресной шине от- 0 лаживаемой ЭВМ, вторые входы элементов И одиннадцатой и двенадцатой групп подключены к группе входов устройства для отладки программно- аппаратных блоков для подключения 5 к адресной шине отлаживаемой ЭВМ, выходь элементов И седьмой группы подключены к группе выходов устройства для отладки программно-аппаратных блоков для подключения к инфор21

мационной шине отлаживаемой ЭВМ, BTof)bie входы элементов И четырнадцатой группы подключены к группе входов устройства для отладки программно-аппаратных блоков для подключения к информационной шине отлаживаемой ЭВМ, отличающее с я тем, что, с целью расширения функциональных возможностей за счет возможности имитации функционирования системы ввода-вывода при отладке программного обеспечения, устройство содержит второй и третий коммутаторы, шестой элемент ИЛИ, второй регистр и второй запоминающий блок переадресации, причем счетный вход счетчика, управляющий вход второго коммутатора и первый вход выборки второго запоминающего блока переадресации подключены к группе входов устройства Для отладки программно- аппаратных блоков для подключения к шине управления отлаживаемой ЭВМ, пятый выход дешифратора соединен с управляющим входом третье- . го коммутатора, входом записи второго запоминающего блока переадресации и входом синхронизации второго регистра, первая группа информационных входов третьего коммутатора подключена к группе входов устройства для отладки программно-аппаратных блоков для подключения к адресной шине управляющей ЭВМ, вторая группа информационных входов третьего коммутатора соединена с выходами элементов И двенадцатой группы, выход третьего коммутатора соединен с адресным входом второго запоминающего блока переадресации, информационные входы второго запоминающего блока переадресации и регистра подключень к группе входов устройства дпя отладки программно-аппаратны

блоков для подключения к информацион-45 выход которого является выходом, блоной шине управляющей ЭВМ, второй вход выбора второго запоминающего блока переадресации подключен к входу устройства дпя -отладки программно-аппаратных блоков дпя подключения к шине управления управляющей ЭВМ, выход второго запоминающего блока переадресации соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с вторым выходом первого запоминающего блока переадресации, третий выход которого соединен с первым информационным входом второго коммутатора, выход

-

fO

«5

9032922

второго регистра соединен с вторым информационным входом второго коммутатора, выход которого соединен с первыми входами элементов И шестой 5 группы, выход шестого элемента ИЛИ соединен с вторыми входами элементов И пятой, шестой и десятой групп, с четвертым входом элемента 2И-ИЛИ, с четвертым информационным входом коммутатора управляющих сигналов и подключен к выходу устройства для отладки программно-аппаратных блоков дпя подключения к шине управления управляющей ЭВМ.

2.Устройство по П.1, отличающееся тем, что синхронизатор содержит счетчик, триггер и два элемента И, группа входов первого элемента И является группой входов блокировки синхронизатора, первый и второй входы первого элемента И являются соответственно первым и вторым входами блокировки синхронизатора, выход первого элемента И соединен с S-входом триггера и является вторым выходом синхронизатора, счетный вход счетчика является тактовым входом синхронизатора, выходы разрядов счетчика соединены с группой входов второго элемента И, выход которого соединен с входом синхро- низации триггера и является первым выходом синхронизации, нулевой выход триггера соединен с входом сброса

20

25

30

счетчика, информационный вход триггера подключен к шине нулевого потенциала синхронизатора.

З.З стройство по п.1,отли- чающееся тем, что блок срав-- нения содержит три элемента И, дешифратор, четыре регистра, тридцать два элемента равнозначности, элемент ИЛИ, интегрирующую цепь и триггер,

ка сравнения, выход элемента. ИЛИ через интегрируюшую цепь соединен с S-входом триггера, группа информационных входов дешифратора и инверсный вход первого элемента И образуют группу входов синхронизации блока сравнения, первый и второй прямые входы первого элемента И являются соответственно первым и вторым разрешающими входами блока сравнения, выход первого элемента И соединен с R-входом триггера и входом синхронизации дешифратора,, с рервого по четвертый выходы дешифратораЧсоеди23

129

йены с входами синхрйнизации соответствующих регистров, информшдион- ные входы с первого по четвертый регистров подключены к первому информационному входу блока сравнения, выхода восьми разрядов первого регист ра соединены с первыми входами с пер вого по восьмой элементов равнозначности, выхода восьми разрядов второго регистра соединены с первыми вхо дами с девятого по шестнадцатый элементов равнозначности, выходы восьми разрядов третьего регистра соединены с первыми входами с семнадцатого по двадцать четвертый элементов равнозначности, Ёыходы восьми разрядов четвертого регистра соединены с первыми входами с двадцать пятого по

ij

1290329

24

тридцать второй элементов равнозначности, вторые входы с первого по шестнадцатый элементов равнозначности

подключены к второму информационному

входу блока сравнения,вторые входы с семнадцатого по тридцать второй элементов равнозначности подключены к третьему информационному входу блока сравнения, выходы с первого по

шестнадцатый элементов равнозначности соединены с входами второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выходы с семнадцатого по тридцать второй

элементов равнозначности соединены с входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ.

Изобретение относится к области вычислительной техники и может быть использовано при создании микро- ЭВМ, микроконтроллеров и другихустройств на основе микропроцессоров. Целью изобретения является расширение функциональных возможностей за счет увеличения полноты автономной отладки программного обеспечения. Устройство содержит три коммутатора, два запоминающих блока переадресации, синхронизатор, два регистра, элемент 2И-Ш1И, дешифратор, счетчик, запоминающие блоки адреса и данных, регистр управления, коммутатор управляющих сигналов, блок сравнения, два триггера, четырнадцать групп элементов И, шесть элементов ИЛИ, три элемента И и одновибратор. Устройство через управляющие, адресные и информационные шины подключено к управляющей и отлаживаемой ЭВМ. 2 з.п. ф-лы, 9 ил. (Л

II

Начало J

Ш

танобка сайо/ю, С Spec регистре цпрабдения

,л.

Чстанобка сигнале .йтки, а снятие сигнала Уст- Mtucmpe uniiaSi(fiff

усь или чтение (iHHtamuMu Чтутреннп регистра каяра- &{eccoiia-(n« alecnoUHiuf e3SM

I

таноВно сигт/га,, Захбат I fesucmpe ипраомнии

Ьаписй инарормации памят отла иооенои никооЗВМ

енои никроЗВМ

I

ianucu информаиии S 5яок модификации aSoecoS

pfl, SL

ware adpecot точек

n

Kfumtie сигнала .Bqufom S регистре unpai/ifHuir

I Чтение и/мрорнощ ЗУ трассировки

аи ui

( Конец Tj 6u.t.t,

J7 /55;

15

50

Фы.5

W5

ч

т

V

Фи.б

fB9 1W

тч

М

ч;

wr

86

Фие.7

т

115

Редактор И.Рыбченко

Составитель Д.Ватэхин Техред В.Кадар

Заказ 754Тираж 673Подписное

ВНИИШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полигра -ческое предприятие, г. Ужгород, ул. Проектная, 4

Фие.9

Корректор Но Шароши