Устройство для контроля выполнения программ Советский патент 1990 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано для выявления ошибок функционирования оборудования ЭВМ и микропроцессорных систем в процессе выполнения программ.

Цель изобретения - повышение достоверности контроля.

На фиг. 1 показана функциональная схема устройства; на фиг. 2 - временная диаграмма работы устройства.

Устройство содержит две схемы 1 и 2 сравнения, четыре счетчика 3-6, триггер 7, шесть элементов И 8-13, элемент И-НЕ 14, три элемента ИЛИ 15-17, два элемента 18 и 19 задержки, регистр 20 контрольной .метки, блок 21 памяти, информационный вход 22 устройства, вход 23 запуска контроля, вход 24 признака контрольной метки, тактовый вход 25 устройства, вход 26 Готовность, вход 27 сброса, выход 28 фиксации неисправности и информационный выход 29 устройства.

Устройство осуществляет контроль

выполнения программ для управляющих ЭВМ и микропроцессорных контроллеров, в которых время выполнения команд мо:жет измеряться в периодах синхронизирующего генератора.

Для контроля берется готовая, полностью отлаженная программа, представляющая собой некоторую последовательность команд, которая разбивается на контролируемые участки - сегменты.

сд

мй

0 00

3

Размерность сегментов и их количество определяются информационной емкостью входа 22 устройства, разрядностью используемых счетчиков времени и средним временем выполнения ко- манд микропроцессором.

Каждому из сегментов ставится в соответствие метка i и список вида СМ},, М, Т;, ЛТ;,; , ), где М;4 и Mj - соответственно первая и вторая метки возможного программного перехода, Т - минимальное время выполнения 1-го сегмента (без учета времени .снятия готовности), U.T; - разность между максимальным и минимальным временами выполнения i-го сегмента (также без учета возможного времени снятия готовности), - минимальное время снятия готовности на i-м сегменте, - разность между максимальным и минимальным временами снятия сигнала готовности медленнодействующими (по сравнению с быстродействием процессора) устройствами вво- да-вывода и памяти.

Времена т; и &т; вычисляются на основании времен выполнения команд, входящих в i-й сегмент, и связей между ними. Времена Ј; и &Ј; определяют ся временными характеристиками исползуемых в системе медленнодействующие устройств и возможной частотой обращения к ним на i-м сегменте

Для графа программы, приведенного на фиг„ 2, где вершинами являются программные сегменты, а ребрами - возможные переходы между сегментами, можно составить следующие списки:

1:(2,2, Т,, Л Т,,, , it;);

2:(3, 4, Tlf ЛТь,, );

3:(4, 5, т,, ЬТ3,С3 , );

4:(2, 6, Т4, ЬТ, Ч, &Ј);

5:(3, 7, Т5, ДТ5, Ј5, )5

6:(5, 7, Т6, &Тб, 6, );

7:(2, 8, Т7, &Т79 Ј, , iЈ7);

8:(6, 8, Tg, u T8 , T8 , & Tg ).

Контроль в устройстве сводится к одновременной проверке длительное- ти выполнения программных сегментов и соответствия выполнения переходов графу, при-этом разрешены переходы только между сменными вершинами (сегментами) в соответствии с возможным направлением переходов при выполнени условий

ГТ; Ј tv f. Т; + ft Т; ;

t; & t ; йС; ,

0

1

5

°

5

0 5

5

6184

где t; - время, фактически затраченное на выполнение 1-го сег- мента;

t; - время снятия готовности на i-м сегменте, в противном случае устройство выдает сигнал ошибки.

Устройство работает следующим образом.

При включении устройства по сигналу сброса, приходящему с входа 27 сброса через элемент ИЛИ 17 на S-вход триггера 7, устанавливая на выходе 28 фиксации неисправности сигнал Лог.1, показывающий наличие неисправности (а в данном случае отсутствие контроля). При этом Лог.О, подаваемый с инверсного выхода триггера 7 на первые входы элементов И 10-13, блокирует прохождение тактовых сигналов с входа 25 устройства на счетные входы счетчиков времени и прохождение сигнала с входа 24 при - хода контрольной метки на выходы элементов И 10 и 11,

Для запуска контроля процессор устанавливает номер контрольной метки на информационном входе 22 устройства и подает сигнал на вход 23 запуска контроля, который проходит через элемент ИЛИ 15 на вход записи регистра 20 контрольной метки, осуществляя запись в него номера контрольной метки, и на вход элемента 19 задержки. Значение номера контрольной метки подается на адресные входы блока 21 памяти, с информационных выходов которого информация подразделяется на шесть групп. Первая и вторая группы разрядов хранят значения У JA и M|g, которые подаются соответственно на вторые информационные входы первой 1 и второй 2 схем сравнения соответственно. Третья, четвертая, пятая и шестая группы разрядов обеспечивают задание в первый 3, второй 4, третий 5 и четвертый 6 счетчики соответственно значений Т;, ЛТ;,; , . По сигналу Лог.1, приходящему через элемент 19 задержки на входы записи счетчиков 3-6 и на R-вход триггера 7, осуществляется запись информации в счетчики и сброс их выходов в 0м, а также установка выхода 28 фиксации неисправности устройства в О. На инверсном выходе триггера устанавливается Лог.1, которая подается на первые входы

элементов И 10-13 и разрешает прохождение тактовых импульсов с входа 25 устройства и срабатывание устрой- ства при приходе сигнала с входа 24 контрольной метки. Элементы И 12 и 13 управляются сигналом, приходящим с входа 26 Готовность на вторые входы этих элементов. При этом нулевое значение сигнала Готовность соответствует нормальному состоянию и тактовые импульсы через элемент И 12 поступают на счетный вход первого счетчика 3 и второй вход элемента И 8.

При уровне Лог. М на входе 26, что соответствует снятию сигнала готовности медленнодействующими устройствами, тактовые импульсы поступают на счетный вход счтчика 5 и на второй вход второго элемента И 9. При этом содержимое соответствующего счетчика уменьшается. При обнулении счетчика 3 (что соответствует отработке временного интервала Т) на его выходе устанавливается Лог.1, поступающая на первый вход элемента И 8, и начинается отсчет интервала AT, . При обнулении третьего 5 счетчика (что соответствует обработке ) на его выходе устанавливается уровень Лог. М, разрешающий прохождение тактовых импульсов через элемент И 9 на счетным вход счетчика 6, т.е. обработку й с; .

При нормальном выполнении программного сегмента э соответствии с ходом выполнения программы процессор на информационный вход 22 устройства выставляет новую контрольную метку через время t, + t, причем Т t; Т; + + k.T; (т.е. выходы счетчиков 3 и 4 установлены в состояния Лог.1 и Лог.О соответственно), далееС;ЈЬ.Ј Ј , + ; (т. е. выходы счетчиков 5 и 6 установлены в состояния Лог.1 и Лог.0 соответственно), а значение новой метки, поступающей на первые информационные входы схем 1 и 2 сравнения, должно соответствовать М; или М;г. При сравнении значения контрольной метки со значением М;, или М; выход соответствующей схемы сравнения устанавливается в Лог.1, через элемент ИЛИ 16 Лог. М подается на первый вход элемента И-НЕ 14.

При правильном выполнении программ на входы элемента И-НЕ 14 подаются три Лог. Ч, на входы эле10

15

20

5416186

мента ИЛИ 17 подаются три Лог.О и соответственно с выхода элемента И-НЕ 14 на П-входе триггера 7 и с выхода элемента ИЛИ 17 на S-вход

5 триггера 7 подаются значения Лог.О. Сигнал прихода контрольной метки от процессора поступает с входа 24 устройства на вход элемента 18 задержки и второй вход элемента И 11 (на первом входе которого Лог.1) и проходит на С-вход триггера 7, но состояние выхода 28 триггера 7 не меняется, так как на его S- и D-входах состояние Лог.О. Поэтому на первом входе элемента И 10 сохраняется состояние Лог. М и сигнал с выхода элемента 18 задержки проходит через элемент ИЛИ 10, через .элемент ИЛИ 15 на вход записи регистра 20 и вход элемента 19 задержки. В регистр 20 контрольной метки записывается значение контрольной метки, поступающее на его информационный вход, информа25 ция на выходе блока 21 памяти устанавливается в соответствии с адресом на выходе регистра 20. Проходя через элемент 19 задержки на входы записи счетчиков 3 и 4, положительный имЗо пульс осуществляет запись в них установившейся на выходах блока 21 памяти информации и сброс выхода счетчиков в Лог.О. При поступлении положительного импульса на R-вход триггера 7 состояние Лог.О на его

выходе 28 фиксации неисправности сохраняется в Лог.О, с инверсного выхода триггера 7 Лог. М поступает на элементы И 10-13, разрешая контроль выполнения программы на новом программном сегменте.

Если при приходе н-овой контрольной метки на устройство не произойдет сравнение ее ни с одним из значедс ний М „ или М;4, или к этому моменту времени не произойдет обнуление первого счетчика 3 и установки в Лог. М его выхода, или обнуление счетчика 5 и установки в Лог.1

5Q его выхода, то с выхода элемента И-НЕ 14 Лог. М поступает на D-вход триггера 7 и по Лог. М, приходящей с входа 24 устройства через элемент И 11 на С-вход устройства, триггер 7 перебрасывает состояние выхода 28 фиксации неисправности в Лог. М. При этом Лог.О с инверсного выхода триггера запирает элементы И 10-13.

40

55

Если произойдет обнуление содержимого счетчика 4 и установка его выхода в Лог.1 (значение t превысит Т; + AT;) или обнуление содержимого четвертого 6 счетчика и установка его выхода в Лог.1 (значение t; превысит + Дь;), то Лог. 1 с выхода элемента ИЛИ 17 поступит на S-вход триггера 7, устанавливая выход 28 фиксации неисправности в Лог.1. На информационном выходе 29 устройства сохраняется номер последней контрольной метки правильного выполнения программы.

Таким образом, предлагаемое устройство позволяет фиксировать неправильное выполнение программных сегментов, следствием которого являются выход на метку, не соответствующую графу переходов, уменьшение времени выполнения программ (t-cTj), превышение времени выполнения (t.j TJ + +&Т;), а также изменение времени обращения к устройствам - уменьше- ние (t Ј; ) и превышение (t ; Ј; + + ) времени доступа к устройствам

Формула изобретения

Устройство для контроля выполнения программ, содержащее два спет ка времени, две схемы срагкетп-ш, е- тыре элемента И, триггер, элемент з- держки, элемент ИЛИ и регистр конт™ рольной метки, группа информационных входов которого объединена с первыми группами информационных входов и первой и второй схем сравнения и подключена к группе информационных входов устройства, группа выходов регистра является группой информационных выходов устройства, выход первого счетчика подключен к первому входу первого элемента И, выход кото рого подключен к счетному входу второго счетчика, прямой выход триггера является выходом фиксации неисправности устройства, инверсный выход триггера подключен к первому входу второго элемента И, второй вход которого подключен к выходу первого элемента задержки, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены блок памяти, третий и четвертый счетчики времени, пятый и шестой элементы И, второй и третий элементы ИЛИ, элемент И-НЕ и второй элемент

5

Q 5

0

5 о 5 о г

задержки, причем вход запуска контроля устройства подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, выход первого элемента ИЛИ подключен к входу записи регистра контрольной метки и входу второго элемента задержки, выход которого подключен к входам записи первого, второго, третьего, четвертого счетчиков и R-входу триггера, группа информационных выходов регистра контрольной метки подключена к группе адресных входов блока памяти, шесть групп информационных выходов которого подключены соответственно к вторым группам информационных вхсдог: первой н второй схем сравнения и группам информационн:-х входов первого, второго, третьего и четвертого счетчиков времени, выходы первой и второй схем сравнения подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к первому входу элемента ИЛИ-НЕ, второй вход котооо- го объединен с первым входом первого элемента И и подключен к выходу переполнения первого счетчика, третий вход элемента И-НЕ объединен с первым входом шестого элемента И и подключен к выходу переполнения третьего счетчика, выход элемента И-Hh подключен к D-входу триггера, вход признака контрольной метки устройства подключен к входу первого элемента задержки и первому входу третьего элемента И, выход которого подключен к С-входу триггера, инверсный выход которого подключен к второму входу третьего и первым входам четвертого и пятого элементов И, тактовый вход устройства подклю чен к вторым входам четвертого и пятого элементов Н, вход Готовность устройства подключен к третьим входам четвертого и пятого элементов И, выход четвертого элемента И подключен к счетному входу первого счетчика и второму входу первого элемента И, выход пятого элемента И подключен к счетному входу третьего счетчика и второму входу шестого элемента И, выход которого подключен к счетному входу четвертого счетчика, вход сб-роса устройства подключен к первому входу третьего элемента ИЛИ, второй и третий входы которого подключены соответственно к выходам пе

Изобретение относится к вычислительной технике и может быть использовано для контроля выполнения программ управляющих вычислительных машин и микропроцессорных контроллеров. Цель - повышение достоверности контроля. Устройство содержит регистр контрольной метки, постоянный запоминающий блок, четыре счетчика времени, две схемы сравнения, триггер, шесть элементов И, два элемента задержки, три элемента ИЛИ, элемент И-НЕ, триггер прерывания. Устройство обеспечивает контроль по максимально и минимально допустимым временам выполнения и правильности следования контролируемых программных участков, а также контроль минимального и максимального допустимого времени снятия готовности медленнодействующими устройствами ввода-вывода и памяти. 2 ил.