Устройство для сопряжения ЭВМ с абонентом Советский патент 1990 года по МПК G06F13/00 

т 77./г

Изобретение относится к автоматике и вычислительной технике и может быть использовано для сопряжения.

Пель изобретения - сокращение объема оборудования.

На чрргеже изображено предлагаемое ус гроис гво.

Устройство содержит дешифратор I, группу элементов I) 2, регистр 3, группу блоков 4. 1 ... А ,п памяти (п - число абонентов), группу коммутаторов 5.1 ,..5,п, таймер 6, образованный триггером 7, генератором 8 импульсов, элементом 1 9, делителем 10 частоты, счегчик 11, блок памяти содержит уэе 12 памяги, тленен г 13 задержки, регистр 1 4 , системная шина 15 адреса, шили 16 данных, штходп 1 7 .1 . . . 1 7 .п устройства, счегчик 18.

Устройство работает следующим (i разом.

Вшпний процессор помещает H.I сие темной шине 16 адрес (А), соответствующий выходу 17.1, который дешифрируется дешифратором 1 и открьгвает один из элементов И 2. Затем процессор формирует на системной шине 16 сигнал управления записью, который ч°рез шип из открытых элементов И 2 прохоли- HI счегчик 11 или триггер 7 или i 1 игтр 3, или блок 4 и ктппсы- вает ди-пые (Д) , размещенные на системной | инь 16, в соответствующий ад ресат.

Вн 14 по внешний процессор заносит в узел )2, которой может быть четырехразрядным, клядому из блоков 4 ин формшпо. Узел 12 можно построить на микросхеме 1802IDP1, причем на вход реянт считывания узла 12, связанного с системной шиной, подается логическая единииа (только записывается информация), а на вход режима записи информации другого порта подается логическая единица (только считывается информация). Следовательно, одновре.- менно мо ет Формироваться К последо- J3 i г льгостеи, гак как всего К учлов 12. 3 ТРМ внешний процессор записывает в peri тр 3 слово, опредепяюшее, к 1кгw коммутатору 5 сигнапы с какого BiLvoai депигеля 10 частоты пропускать Hi i ьп-од соотзе тс гв 1пщего коммутатор i 5. Фаь Tir-r-c KH это определяет MiCToiv счит чачич инФо пппи из у 11 1, т еа ч IT г TV гг не г io- слелов i п во ги HI ii ,пд 1 г i де штс ь 10 г гогы шч г р и ( ,,

10 возмочсна работа блоков 4 на Р час- тогах, что повышает эффективность диагностирования. Для К коммутаторов при Р выходах делителя 10,требуется IKln разрядов регистра 3. Для четырех коммутаторов и восьми выходов делителя 10 требуется 4 In 8 или 12 разрядов регистра 3. Обычно регистры

16-ти разрядные, поэтому один регистр может обеспечить достаточно широкий диапазон работы устройства.

Затем в Ъчетчик П записывается ненулевое начальное состояние, определяющее длину тестовой последовательности. При этом на выходе счетчика 11 Формируется логическая единица, разрешающая открывание элемента II 9 (на выходе счетчика О присутствует

Q при нулевом содержимом счетчика) . В

nt ледьюю очередь аналогичным образом в триггер 7 процессор записывает логическую единицу, и с выхода 1енера- гора 8 импульсы начинают поступать

5 4PiP3 элемент И 9 в делитель 10 час- го ы. При этом на узлы 4 с выходов лгтнг лч 10 частоты через коммугато - Г11 i юс ту паю синхросш налы различит.и частоты, определяемой программно.

Q 3 ги синхросигнал i, поступая на счетный вход счетчика 18, вызывают последовательное считывание информации из узла 12. Счетчик 18 автоматически сбрасывается каждый раз, как произвое дится запись информации в узел 12

процессором тем же сигналом разррпе- ния записи, проходящим через соответствующий элемент И 2 на соответствующий вход узла 12. Таким образом, пе0 ред началом тестирования счетчик 18 всегда обнулен. Счетчик 18 Формирует адреса, определяющие порядок считывания информации.

Очевидно, что порядок считывания

5 информации должен совпадать с порядком записи информации, иначе возможно искажение последовательности 17.1- 17.п. Зная закон изменения адресов. Формируемых счетчиком 18, нетрудно

программно организовать и запись информации в узел 12 по адресам, подчиняющимся этому ке закону. тот же син росигнал, который поступает на вход Ре/ким считывания информации узла 1 2 и вход синхрони- эчпии регистра 14. )пемент 13 задержки поэвочпет учегт neperчитывание сидержимо о узта 12 по соотвегству тему адресу, onpt „nf леннп- ( ЧРТЧИ

ком 18, и одновременную запись этого содержимого в регистр 14. При непрерывном потоке синхросигналов содержимое узла 12 последовательно перезаписывается в регистр 14, откуда поступает на выходы 17. На выходах регистра 14, который легко реализовать на микросхеме 589ИК12, Формируется последовательность, расчитанная процессором. При отсутствии синхросигналов в регистр 14 ничего не записывается. Для перевода выходов регистра 14 в высокоомноё состояние служит вход Выбор режима 0), сигнал на который может поступать с одного из выходов порта узла 12, связанного с регистром 14. Записывая в соответствующий разряд соответструк.пего слова сигнал запрета, можно тем самым предотвращать выдачу на 17 запрещенных комбинаций сигналов.

Для прекращения формирования последовательности 17 служит счетчик 11, который устанавливается программно. При формировании синхроимпульсов на выходе элемента II 9 на вычитающий вход счетчика 11 поступают импульсы, уменьшающие содержимое счетчика 11 . При достижении нулевого состояния счетчика на его выхсце Формируется логический нуль, который поступает на один из входов элемента И 9 и запрещает дальнейшее прохождение импульсов. Таким образом, запись данных в счетчик 11 во времч подготовки узла 12 к генерации последователь- : ность определяет длину последовательности. Процессор через время, несколько превышающее время генерации последовательности, обнуляет триггер 7, записывая в него логический нуль, что запирает элемент И 9 и дает возможность подготовить узел 12 к дру- той процедуре.

20

522/46

Перед очередной генерацией учлл м регистр 3, н счетчик II заносится nn-J вые данные. В последнюю очередь записывается логическая единица я триггер 7 и, так как состояния триггера 7 и счетчика I1 ненулевые, импульсы с генератора 8 вновь начинают поступать через делитель 0 частоты и кокмутятл- Ю ры 5 в узлы 4 и т.д. Все процедуры тестирования проводятся аналогично.

Формула изобретения Устройство для сопряжения ЭВМ с

15 абонентом, содержащее; дешифратор; группу элементов И, регистр, отличающееся тем, что, с пе- лью сокращения оборудования, в него введены группа блоков памяти, группа коммутаторов и таймер, причем информационные входы дешифратора и адресные входы блоков памяти группы являются входами устройства для подключения к адресной шине ЭВМ, ингЬорма- пионнне входы регистра, таймера и ин формационные входы блоков памяти группы являются входами устройства для подключения к информационной гаи- не ЭВМ, выходы которых являются гь-хо30 дами устройства для подключения к входам абонентов, выходы дешифратора соединены с икформалисиными пуоДами элементов И группы, управляющие вход которых являются входом устройства для подключения к выходу синхронизации ЭВМ, выходы элементов И групп соединены с входами разрешения и пуска таймера, синхровхсдом регистра и входами разрешения блоков памяти группы, выходы таймера соединены с информационными входами коммутаторов группы, управляющие входы которых соединены с выходами регистра, выходы коммутаторов группы соединены с синх45 ровходами блоков памяти группы.

25

35

40

Изобретение относится к автоматике и вычислительной технике и может быть использовано для сопряжения. Цель изобретения - сокращение объема оборудования. Устройство содержит дешифратор 1, группу элементов И 2, регистр 3, группу блоков памяти 4, группу коммутаторов 5, таймер 6, триггер 7, генератор импульсов 8, элемент И 9, делитель частоты 10, счетчик 11, узел памяти 12, элемент задержки 13, регистр 14, шину адреса 15, шину 16 данных, выходы 17 устройства, счетчик 18. 1 ил.