Устройство для деления чисел Советский патент 1990 года по МПК G06F7/60 

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства для деления чисел.

Устройство содержит регистр 1 делителя, управляемый делитель 2 частоты, вычитающий счетчик 3 делимого, блок 4 переноса кодов, блок 5 элементов И 6.1-б.п, распределитель 7 импульсов, блок 8 счетчиков 9.1- 9.п результата, элемент 10 задержки, первый 11 и второй 12 элементы ИЛИ, триггер 13, первый 14 и второй 15 элементы И. Входами устройства являются вход 15 запуска и вход 17 тактовых импульсов.

Устройство работает следующим образом.

После занесения кода делителя А в регистр 1 делителя и кода делимого В, отличного от. нуля, в вычитающий счетчик 3 делимого импульс на входе 16 запуска через второй элемент ИЛИ 12 и второй элемент И 15 приводит триггер 13 в состояние, при котором разрешается прохождение тактовых импульсов с входа 17 через первый элемент И 14„

Тактовые импульсы поступают на входы управляемого делителя 2 частоты и вычитающего счетчика 3 дели- мрго. Каждый раз при равенстве числа в управляемом делителе 2 сfчислом

00

А в регистре 1 делителя управляемый делитель 2 выдает импульс, поступающий через открытый элемент И 6.1 бт{ока 5 элементов И на вход блока 8 счетчиков результата в счетчик 9.1 Заполнение счетчика 9.1 происходит до тех пор, пока счетчик 3, работающий в режиме вычитания, не окажется в нуле. При этом в счетчике 9.1 образуется число ftf представляющее собой целую часть частного от деления В на А В управляемом делителе 2 находится остаточное число (м}(), меньшее А,

Следующие разряды, число которых зависит от требуемой точности результата деления, образуются следующим образом. В момент, когда в вычитаю- ще|м счетчике 3 делимого устанавливается нуль, сигналом с выхода эле- мйнта ИЛИ 11 триггер 13 перебрасывается в состояние, при котором прек раздается прохождение тактовых импульсов через первый элемент И 14S а остаточное число | N f и с, управляемого делителя 2 посредством блока 4 переноса кодов со сдвигом на один разряд в сторону старших разрядив заносится в вычитающий счетчик 3 делимого. Кроме того, сигнал с выхода элемента ИЛИ 11 через элемент

задержки устанавливает в нуль уп

.вляемый делитель 2, а также пос1С

ра

топает на вход распределителя 7 им- пульсов, в результате чего изменяетс состояние распределителя 7 импульсов PJ|H прохождения: импулъсдв с выхода управляемого делителя 2 через эле- И 6.2 блока 5 элементов И на В5$од счетчика блока 8 счетчиков результата,

Перенос остатка N| из управляемого делителя 2 в вычитающий счетчик 3 делимого со сдвигом ча один разряд в сторону старших разрядов со ответствует умножению остатка на величину С, где С - основание системы счисления. Поэтому при запуске устройства в работу через второй элемен ИЛИ 12 сигналом с выхода элемента 10 задержки значение следующего разряда результата, получаемого в счетчике 9,,2 блока 8 счетчиков результата, равно целой части частного от деления С-{м на А. Остаток снова за- носится со сдвигом в вычитающий счетчик 3 делимого для получения последующего разряда результата в

5

0

0

5

0

5

0

5

счетчике 9.3 блока 8 счетчиков результата и т.До до выполнения с необходимой точностью операции деления.

При нулевом значении делимого В, а также при образовании нулевого остатка на какой-либо итерации сигнал с первого элемента ИЛИ 11 перебраг oi- вает триггер 13 о состояние, при о- тором запрещается прохождение такю- вых импульсов через первый элемент И 14, и одновременно посредством второго элемента И 15 блокирует запуск устройства в работу

При нулевом значении делителя А не формируется сигнал на выходе управляемого делителя 2S поскольку коэффициент его деления находится в диапазоне от 1 до полной числовой емкости регистра 1 делителя.

Формула изобретения

Устройство для деления чисел„ содержащее К-разрядный регистр делителя, управляемый делитель частоты, блок переноса кодов, распределитель импульсов, блок элементов И9 блок счетчиков результата и два элемента И9 причем выходы регистра делителя соединены с информационными входами управляемого делителя частоты, счетный вход которого подключен к выходу первого элемента Иэ один из входов которого является входом тактовых импульсов устройства, информационные выходы управляемого делителя подсоединены к информационным входам блока переноса кодов, управляющий вход которого связан с одним из входов второго элемента И и с входами элемента задержки и распределителя импульсов, каждый из выходов которого соединен с первым входом соответствующего элемента И блока элементов И, выход каждого элемента И блока подключен к счетному входу соответствующего счетчика блока счетчиков результата, а вторые входы всех элементов И блока подсоединены к импульсному выходу управляемого делителя частоты, выход элемента задержки подключен к входу установки в исходное состояние управляемого делителя частоты, отличающееся тем, что, с целью повышения быстродействия, в нею введены (К+1)-разрядный вычитающий счетчик

делимого, триггер и два элемента ИЛИ, i-й выход блока переноса кодов (,.... ,k) соединен с информационным входом (i+1)-ro разряда вычитающего счетчика делимого, счетный вход которого подключен к выходу первого элемента И, а информационные выходы - к входам первого элемента ИЛИ, подсоединенного своим вьдсодом к входу сброса триггера и

552-1806

входу элемента задержки, выход которого связан с одним из входов второго элемента ИЛИ, второй вход которого является входом запуска устрой- 5 ства, а выход соединен с вторым входом второго элемента И, выход которого подключен к входу установки триггера, соответствующий выход которого связан с вторым входом первого элемента И.

10

Изобретение относится к вычислительной технике, предназначено для деления чисел и может быть использовано при построении специализированных арифметических устройств. Цель изобретения - повышение быстродействия. Устройство для деления чисел содержит взаимосвязанные K-разрядный регистр делителя, управляемый делитель частоты, блок переноса кодов, распределитель импульсов, блок элементов И, блок счетчиков результата и два элемента И, а также (K + 1)-разрядный вычитающий счетчик делимого, триггер и два элемента ИЛИ. 1 ил.