Устройство для деления Советский патент 1990 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.

Целью изобретения является упрощение устройства.

Применяемый алгоритм:

п J20;-. У. если 20;., -у 0;

120

-1

если 20;., -у Ј 0 )

Го. если 20; - у Ј 0 } | 1 , если 20 ; - у Ј 0 ,

где О , - очередной остаток

у - делитель Z ; - очередной разряд частного

На чертеже приведена схема устройства.

Устройство содержит вход 1 делимого, блок 2 формирования знака, группу 3 элементов И-ИЛИ, второй регистр 4, элементы И 5 и ИЛИ 6, вход 7 делителя, первый регистр 8, сумматор 9, третий регистр 10, выход 11 частного, блок 12 микропрограммного управления, вход 13 запуска, выход 14 готовности частного, входы 15 и 16 знака делимого и делителя и выход 17 знака частного.

В регистре 4 могут выполняться микрооперации: Сброс (по сигналу Сл), Сдвиг (по сигналу С4) и Запись (управляется сигналом, формируемым в элементах И 5 и ИЛИ 6). За- i

пись в регистр 8 управляется сигналом С,. Инверсия знакового разряда сумматора 9 управляет входом элемента И 5 и как текущий разряд частного поступает на вход D регистра 10. В последнем реализуется микрооперация Сдвиг на 1 разряд в сторону старших разрядов по сигналу С$. При сдвиге в очищающийся младший разряд заносится код Ј входа D,. Управляющие сигналы и сигнал готовности частного формируются в блоке 12 микропрограммного управления, который запускается сигналом запуска .

Устройство работает следующим образом.

Перед началом операции деления сигналом Сд регистр 4 сбрасывается в ноль. Во втором такте на входы 7 подается делитель по сигналу С делитель записывается в регистр 8. В

третьем такте на входы 1 подается делимое х, , х проходит на входы регистра 4 и по сигналу С записывается в него. Третий такт завершает подготовительные операции и с четвертого такта начинается собственно деление. Так как циклы формирования частного идентичны, рассмотрим выполнение 1-го цикла давления.

Первый такт цикла. Из регистра 4 на сумматор 9 поступает 20 j , из регистра 8 - делитель у со знаком минус. В сумматоре 9 формируется разность

20; , -у. По завершении формирования разности подается сигнал Cj-. Если разность положительная, сигнал Cf проходит на вход Запись регистра 4 и в последнем имеем RG4 20, .

0 Одновременно в младший разряд регистра 10 записывается код 1 (Z- 1). Если разность отрицательна, сигнал Cj. не проходит через элемент И 5 и имеет , 0,. Одновременно в

5 младший разряд регистра 10 записывается код О (Z; О) .

Второй такт цикла. По сигналу С содержимое регистра 4 сдвигается влево, RG4 20; . На этом цикл завершен.

QПосле выполнения п циклов в регистре 10 имеем частное.

Формула изобретения

5

Устройство для деления, содержащее три регистра, сумматор, группу элементов И-ИЛИ, блок формирования знака, блок микропрограммного управления, элемент И и элемент ИЛИ, пер- вый вход которого соединен с выходом элемента И, вход делителя устройства соединен с информационным входом первого регистра, выход второго регистра соединен с первым информационным

5 входом сумматора, выход разрядов результата которого соединен с первыми входами элементов И-ИЛИ группы, выход которой соединен с информационным входом второго регистра, вход делимого устройства соединен с вторыми входами элемента И-ИЛИ группы, третьи входы которых соединены с первым выходом блока микропрограммного управления, второй выход которого соединен с входом разрешения записи первого

5 регистра, вход разрешения сброса второго регистра соединен с третьим выходом блока микропрограммного управления, четвертый и пятый выходы которо0

го соединены с входами разрешения сдвига второго и третьего регистров соответственно, входы знаков делимого и делителя соединены с первым и вторым входами блока формирования знака, выход которого является выходом знака результата устройства, выход третьего регистра соединен с выходом частного устройства, вход запуска уст

ройства соединен с одноименным входом блока микропрограммного управления, шестой выход которого соединен с выходом готовности частного устройства, отличающееся тем, что,

с целью упрощения устройства, инверс- регистра.

10 .6

ный выход первого регистра соединен с вторым информационным Входом сумматора, инверсный выход знакового разряда которого соединен с входом сдвига третьего регистра и первым входом элемента И, второй вход которого соединен с входом разрешения сдвига третьего регистра, второй вход элемента ИЛИ соединен с седьмым выходом

блока микропрограммного управления, второй выход которого соединен с инверсными входами элементов И-ИЛИ группы, выход элемента ИЛИ соединен с входом разрешения записи второго

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является упрощение устройства. Эта цель достигается тем, что в устройстве содержатся три регистра 4, 8, 10, сумматор 9, группа 3 элементов И-ИЛИ, блок 2 формирования знака, блок микропрограммного управления 12, элемент И 5 и элемент ИЛИ 6. 1 ил.

Редактор О.Юрковецкая

Составитель Н.Маркелова

Техред Л.Сердюкова Корректор С.Черни

Заказ 332

Тираж 559

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

Подписное