Матричный преобразователь координат Советский патент 1990 года по МПК G06F7/548 

входом первого операнда и входом выбо-15 в сторону младших разрядов с входами

ра операции соответственно (i+1)-ro сумматора-вычитателя первой группы, входы операндов с первого по третий преобразователя соединены с входами первых операндов сумматоров-вычитате- 20 лей соответственно первой, второй и третьей групп, вход знакового разряда первого операнда преобразователя соединен с входом выбора операции первого сумматора-вычитателя первой 25 группы, выходы информационных и знакового разрядов j-ro сумматора-вычитателя первой группы (...n/2-1) соответственно соединены с входом первого операнда и с входом выбора 30 операций (j+1)-ro сумматора-вычитателя первой группы, выходы j-x сумма- торов-вычитателей второй и третьей групп соединены с входами первых операндов (j+1)-x сумматоров соответственно второй и третьей групп, выходы n/2-x сумматоров-вычитателей первой, второй и третьей групп соединены с выходами результатов преобразования преобразователя, отличающий- с я тем, что, с целью повышения быстродействия, в него дополнительно введены четвертая и пятая группы сумматоров-вычитателей по п/4 элементов в каждой, две группы одноразрядных сдвигателей по п/2 элементов в каждой, группа блоков памяти итерационных переменных из п/2 элементов, группа коммутаторов из п/2 элементов и два

35

40

первых операндов 1-х сумматоров-вычитателей соответственно четвертой и пятой групп, выходы 1-х сумматоров-вы читателей второй и третьей групп соединены с информационными входами 1-х одноразрядных сдвигателей соответственно первой и второй групп, входы выбора операций 1-х сумматоров-вычитателей четвертой и пятой групп объе динены с одноименными входами 1-х сум маторов-вычитателей первой, второй и третьей групп, выходы 1-х одноразрядных сдвигателей первой и второй групп соединены с входами вторых операндов 1-х сумматоров-вычитателей третьей и вторых групп соответственно, входы первых операндов 1-х сумматоров-вычи тателей второй и третьей групп объеди нены с входами вторых операндов 1-х сумматоров-вычитателей четвертой и пя той групп, входы уменьшаемого и вычитаемого первого и второго вычитателей соединены с выходами соответствующих разрядов n/4-x сумматоров-вычитателей соответственно четвертой и пятой групп, выход j-ro сумматора-вычитателя второй группы соединен с информа ционным входом (j+l)-ro одноразрядного сдвигателя первой группы, выход j-ro сумматора-вычитателя третьей - группы соединен с информационным входом (j+1)-ro одноразрядного сдвигателя второй группы, выход первого вычитателя соединен с входом первого

0 5 0

5

0

первых операндов 1-х сумматоров-вычитателей соответственно четвертой и пятой групп, выходы 1-х сумматоров-вычитателей второй и третьей групп соединены с информационными входами 1-х одноразрядных сдвигателей соответственно первой и второй групп, входы выбора операций 1-х сумматоров-вычитателей четвертой и пятой групп объединены с одноименными входами 1-х сумматоров-вычитателей первой, второй и третьей групп, выходы 1-х одноразрядных сдвигателей первой и второй групп соединены с входами вторых операндов 1-х сумматоров-вычитателей третьей и вторых групп соответственно, входы первых операндов 1-х сумматоров-вычитателей второй и третьей групп объединены с входами вторых операндов 1-х сумматоров-вычитателей четвертой и пятой групп, входы уменьшаемого и вычитаемого первого и второго вычитателей соединены с выходами соответствующих разрядов n/4-x сумматоров-вычитателей соответственно четвертой и пятой групп, выход j-ro сумматора-вычитателя второй группы соединен с информационным входом (j+l)-ro одноразрядного сдвигателя первой группы, выход j-ro сумматора-вычитателя третьей - группы соединен с информационным входом (j+1)-ro одноразрядного сдвигателя второй группы, выход первого вычитателя соединен с входом первого

Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах преобразования координат вектора. Целью изобретения является повышение быстродействия. Преобразователь содержит первый 1 и второй 2 вычитатели, итерационные узлы 3. К (К=1 - N/2,), где N - разрядность операндов, содержащие сумматор-вычитатель 4. К первой группы, сумматор - вычитатель 5. К второй группы, сумматор - вычитатель 6. К третьей группы, сумматор - вычитатель 7. I четвертой группы (I=1- N/4), сумматор - вычитатель 8. I пятой группы, одноразрядные сдвигатели 9. К первой и 10.К второй групп, коммутаторы 11. К второй группы и блоки памяти 12. К итерационных переменных группы. 1 ил.

вычитателя, причем сумматоры-вычитате-5ц операнда (пА+1)-го сумматора-вычили групп с второй по пятую выполнены для работы с избыточными знакоразряд- ными кодами, причем выходы информационных разрядов k-ro сумматора-вычитателя первой группы (,...,п/2) сое- динены с адресным входом k-ro блока памяти итерационных переменных группы, первый и второй информационные входы k-ro коммутатора группы соедитателя второй группы и информационным входом ()-го одноразрядного сдвигателя первой группы, выход второго вычитателя соединен с входом первого операнда (п/4+1)-го сумматора-вычитателя второй группы и информационным входом (пД+1)-го одноразрядного сдвигателя второй группы, выходы т-х одноразрядных сдвигателей первой и вто715593 6в

рой групп (,. ,.,п/2) соедине-операции га-х сумматоров-вычитателей

ны с входами вторых операндов т-х сум-второй и третьей групп объединены с

маторов-вычитателей соответственновходом выбора операции ш-го сумматотретьей и второй групп, входы выбора ,ра-вычитателя первой группы.