Устройство памяти на телевизионный кадр Советский патент 1990 года по МПК H04N7/18 

1

(21)4314850/24-09

(22)06,10.87

(46) 23.04.90. Бкш. № 15 (72) В.Д.Баяндин, Б0З.Симкин и В.В.Тараканов

(53)621.397 (088.8)

(56) IEEE Transactions on Consumer Electronics, - 1983, vol. CE-29, N 3, p. 242-248.

(54)УСТРОЙСТВО ПАМЯТИ НА ТЕЛЕВИЗИОННЫЙ КАДР

(57) Изобретение относится к технике средств связи и может использоваться в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений, например устройств в пространственно-временной фильтрации и кодирования. Цель изобретения - увеличение информационной емкости беэ дополнительного увеличения энергопотребления.Устройство памяти на телевизионный кадр

Изобретение относится к технике средств связи и может использоваться в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений, например устройств пространственно-временной фильтрации и кодирования. Цель изобретения - увеличение информационной емкости без дополнительного увеличения энергопотребления. Устройство памяти на телевизионный кадр состоит из блока 12 управления и из N параллельно соединенных одинаковых модулей - узлов памяти, число N которых определяется разрядностью цифрового кода. Каждый узел памяти содержит демультиплексор 1 с одного направления на L, блок 2 запоминающих ячеек, состоящий из L ячеек, L - разрядные регистры 3 и 10, кодер 4 Хэмминга L/K, буферный блок 5, состоящий из K буферных элементов, K двунаправленных коммутаторов 6 с одного входа на (R+1) выходов, где RΛ и R*98K, (K+R) накопителей 7, параллельный K-разрядный регистр 8, декодер 9 Хэмминга K/L и мультиплексор 11 с L направлений в одно. 9 ил.

йюою

(Л

С

СП СП

CD 4ъ

00

Выходы 6-12 Фие.1

состоит из блока 12 управления и из п параллельно соединенных одинаковых модулей - узлов памяти, число п которых определяется разрядностью цифрового кода. Каждый узел памяти содержит демультиплексор 1 с одного направления на 1 , блок 2 запоминающих ячеек, состоящий из 1 ячеек, 1- раэрядные регистры 3 и 10, кодер 4

Изобретение относится к технике средств связи и может быть использовано в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений,например устройств пространственно-временной фильтрации и кодирования, наиболее перспективными устройствами телевизионной кадровой памяти являются устройства на приборах с зарядовой связью (ПЗС)5 обеспечивающие повышенную плотность упаковки запоминающих ячеек.

Целью изобретения является увеличение информационной емкости без дополнительного увеличения энергопотребления.

На фиг,1 представлена структурная электрическая схема устройства памяти на телевизионный кадр; на фиг.2 - структурная электрическая схема накопителя; на фиг. 3 - структурная электрическая схема, блока на ПЗС; на фиг,4 - структурная электрическая схема кодера Хэмминга; на фиг.5 - структурная электрическая схема декодера Хэмминга; на фиг;6 - структурная электрическая схема блока управления устройством памяти на телевизионный кадр; на фиг.7а - р - временные диаграммы сигналов управления переносом зарядов во входном и выходном регистрах блоков на ПЗС; на фиго 8а-г временные диаграммы сигналов управления переносом заряда во входном, выходном и в буферных регистрах блока на ПЗС; на фиг0 временные диаграммы сигналов управления переносом зарядов в буферных регистрах и в матрице блока на ПЗС.

Устройство памяти на телевизионный кадр состоит из п одинаковых модулей, число которых определяется разрядностью цифрового кода. Каждый модуль (1-п) (узел памяти) содержит

Хэмминга 1/k, буферный блок 5, состоящий из k буферных элементов, k двунаправленных коммутаторов 6 с од-; него входа на (г+1) выходов, где г 1 и , (k + г) накопителей

7,параллельный k-разрядный регистр

8,декодер 9 Хемминга k/1 и мультиплексор 11 с 1 направлений в одно.

9 ил.

5 (фиг.1) демультиплексор 1 с одного направления на 1, блок 2 запоминающих ячеек (), первый 1-разрядный регистр 3, кодер 4 Хэмминга 1/k, буферный блок 5, состоящий из k бу0 Ферных элементов (51-5|t),k двунаправленных коммутаторов с одного входа на (г+1) выходов, где г 1 и , накопители 7f-7k+r , параллельный k-разрядный регистр 8, деко5 дер 9 Хэмминга k/1, второй 1-разрядный регистр 10 и мультиплексор 11 с 1 направлений в одно. Информационный вход демультиплексора 1 является информационным входом устройства памя0 ти на телевизионный кадр,адресными входами демультиплексора 1 являются первые - четвертые входы ,1 выходов демультиплексора 1 соединены с информационными входами одноименных запоминающих ячеек , входы сброса которых соединены вместе и являются входом управления, соединенным с пятым выходом блока 12 управления. Выходы ячеек 25-2| соединены с одноименQ ными информационными 1-входами регистра 3, вход синхронизации регистра 3 соединен с пятым выходом блока 12 управления, выходов регистра 3 соединены с одноименными 1 входами коде5 pa 4 Хэмминга, k выходов кодера 4 Хэмминга соединены с информационными входами одноименных буферных элементов 5,-5fc, вход управления которых соединен с четвертым выходом блока

Q 12 управления, k выходов буферного блока 5 соединены с входами одноименных двунаправленных коммутаторов и с одноименными входами параллельного k-разрядного регистра 8. (г+1) выходов двунаяравленных коммутаторов , соединены с входами- выходами накопителей 7 следующим образом: первый выход первого двунаправленного коммутатора 6 соединен

5

с входом-выходом первого накопителя (г,,), второй выход первого коммутатора 6, - с входом-выходом второго накопителя (г2), третий выход перво;го коммутатора 6{ -с входом-выходом третьего накопителя (г3) и т.д.,первый выход k-ro двунаправленного коммутатора 6t соединен с входом-выходом k-ro накопителя 7ц и т. д. , г-выход k-ro двунаправленного коммутатора 6 - с входом-выходом накопителя 7(k + + г - 1), (г + 1)-выход k-ro двунаправленного коммутатора 6 - с входом-выходом накопителя 7(k+r).

Вход управления параллельного k- разрядного регистра 8 соединен с пятым выходом блока 12 управления, k выходов параллельного k-разрядно- го регистра 8 соединены с одноименными k входами декодера 9 Хэмминга, 1 выходов которого соединены с одноименными информационными входами второго регистра 10. Вход управления второго регистра 10 соединен с пятым выходом блока 12 управления, 1 выходов второго регистра 10 соединены с одноименными информационными входами мультиплексора 11, адресные входы которого соединены с первым - четвертым выходами блока 12 управления, а выход мультиплексора 11 является информационным выходом устройства памяти на телевизионный кадр.

Накопитель 7 (фиг.2) содержит де- мультиплексор 13 с одного на четыре направления, первый коммутатор 14 с четырех на четыре направления,четыре блока 15.,-154 на ГТЗС, второй коммутатор 16 с четырех на четыре направления и мультиплексор 17 с четырех направлений в одноа Вход де- мультиплексора 13 и выход мультиплексора 17 соединены вместе и являются входом-выходом накопителя 7.Де- мультиплексор 13 и мультиплексор 17 выполнены, например, на транзисторных ключах. Входы демультиплексора 13 с второго по пятый являются первым - четвертым входами накопителя 7, входы с пятого по восьмой мультиплексора 17 являются пятым - восьмым входами накопителя 7, а входы блоков на ПЯС являются входами 9-17 накопителя 17, все 17 входов образуют групповой вход накопителя 7. Выходы демультиплексора 13 соединены с одноименными входами коммутатора 14, выходы которого соединены

5

0

5

0

5

0

5

0

5

с информационными входами одноименных блоков на ПЗС, выходы блоков на ПЗС соединены с одноименными входами коммутатора 16, выходы которого подключены к одноименным информационным входам мультиплексора 17. Коммутаторы 14 и 16 выполнены, например, в виде поля пережигаемых перемычек.

Блок 15 на ПЗС (фиг„3) содержит блок 18 ввода, входной последовательно-параллельный двухфазный регистр 19, первый параллельный буферный, регистр 20, матрицу 21 ПЗУ,второй параллельный буферный регистр 22, выходной параллельно-последовательный регистр 23 и блок 24 вывода. Вход блока 18 ввода является информационным входом блока 15 на ПЗС, выход блока 24 вывода является выходом блока 15 на ПЗС, входы управления переносом зарядов блока 15 на ПЗС являются входами 9-17 накопителя 7. Выход блока 8 ввода подключен к входу регистра 19, выходы которого через регистр 20 подключены к входам матрицы ПЗС 2I. Выходы матрицы 21 через регистр 22 подключены к одноименным входам регистра 23,выход которого соединен с входом блока 24 вывода.

Кодер 4 Хэмминга (фиг,4) состоит из многовходовых схем сложения по модулю 2, построенных на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. Входы схем 25-29 являются входами кодера 4, выходы схем 25-29 являются выходами дополнительных информационных разрядов кодера 4 ,

Декодер 9 Хэмминга (фиг.5) состоит из многовходовых схем 30-34 сложения по модулю 2, дешифратора 35 и схемы 36 исправления ошибок, построенной на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, Выходы схем 30-34 подключены к входам дешифратора 35, выходы дешифратора подключены к входам схемы 36 исправления ошибок. Информационные входы X схемы 36 и входы схем 30-34 являются входами декодера 9, выходы схемы 36 исправления ошибок являются выходами декодера 9.

Блок 12 управления (фиг.6) содержит первый четырехразрядный счетчик 37, элемент И 38, двухразрядный счетчик 39, первый дешифратор 40,второй дешифратор 41, элементы И 42-49, второй четырехразрядный счетчик 50,

элемент И 51, счетчик 52 по модулю шесть, элементы И 53 и 54,третий дешифратор 55, элементы И 56 и 57 и элемент ИЛИ 58. Вход счетчика 37 является входом С (синхронизации) блока 12 управления, выходы счетчика 37 соединены с входами элемента И 38, выход котврого является выходом 5 блока 12 управления. Третий выход счетчика 37 соединен с первым входом второго дешифратора 41, четвертый выход счетчика 37 соединен с вторым входом второго дешифратора 41.Выход элемента И 38 соединен с входом счетчика 39, выходы которого соединены с одноименными входами первого дешифратора 40„ Первый и третий выходы первого дешифратора 40 являются выходами 14 и 15 блока 12 управления. Первый выход первого дешифратора .40 соединен с первыми входами элементов И 42, 46 и 56, второй выход - с первыми входами элементов И 43 и 47,третий выход - с первыми входами элемен- тов И 44, 48 и 57 и счетчика 50,четвертый выход - с первыми входами элементов И 45 и 49. Вторые входы элементов И 42-45 подключены к первому выходу второго дешифратора 41,вторые входы элементов И 46-49 подключены к второму выходу второго дешифратора .41, Выходы элементов И 42;-49 являются выходами 6-13 блока 12 управления. Выходы счетчика 50 соединены с входами элемента И 51. Выход последнего соединен с первыми входами элементов И 53 и 54 и входом счетчика 52,выходы которого соединены с одноименными входами третьего дешифратора 55. Выходы последнего являются выходами 17-22 блока 12 управления. Кроме того, второй выход дешифратора 55 соединен с вторым входом элемента И 53, а пятьй выход дешифратора 55 - с вторым входом элемента И 54. Выходы элементов И 53 и 54 соединены с первыми входами элементов И 56 и 57,а их выходы подключены к входам элемента ИЛИ 58, выход которого является выходом 16 блока 12 управления.Устройство работает следующим образом.

Каждый разряд кода сигнала изображения поступает на информационный вход демультиплексора 1 (фиг 1) 1 последовательных отсчетов запоминаются в ячейках 2,-2, с выходов которых по заднему фронту сигнала перезаписи переписываются в параллельный

10

15

20

30

. - 25 . 5594308

регистр 3, По заднему фронту этого, же сигнала перезаписи происходит сброс запоминающих ячеек ., Сигнал перезаписи поступает с выхода элемента И 38 (фиг.6). Модуль счета счетчика 37 соответствует разрядности демультиплексора 1 и равен t. Адресные входы демультиплексора подключены к выходам счетчика 37. На его вход поступают тактовые импульсы, прорезанные строчными и кадровыми гасящими импульсами. Зафиксированные сигналом перезаписи в регистре 3 1 отсчетов одного разряда кода сигнала изображения, поступают на вход кодера 4 Хэмминга, где формируются (k-1) дополнительных отсчетов (например 5 на фиг.4) с помощью многовходовых схем сложения по модулю 2. С выхода кодера 4 Хэмминга k сигналов через буферные элементы блока 5 с тремя состояниями поступают на входы двунаправленных коммутаторов ,, Ву35

40

45

50

55

ферные элементы включаются в активное состояние по низкому уровню сигнала (фиг.7б) поступающего на четвертый вход демультиплексора 1 с выхода старшего разряда счетчика 37 блока 12 управления двунаправленные коммутаторы обеспечивают подключение к параллельному k-разрядно- му регистру 8 тех k из (k+r) накопителей 7., в которых нет дефектов,вызывающих ошибки, которые не могут быть исправлены декодером. В накопителе 7; (фиг.2) происходит временное разуплотнение входных сигналов с помощью демультиплексора 13, одновременная запись в четыре блока 15 на ПЗС, временное уплотнение сигналов с помощью мультиплексора 17, С помощью коммутаторов 14 и 16 обеспечивается такая нумерация блоков 15 на-ПЗС внутри каждого накопителя 7, чтобы ошибки, вызываемые дефектами в матрицах 21 блоков 15 на ПЗС, исправлялись декодером. Сигналы управления демультиплексором 13 и мультиплексором 17 формируются в блоке 12 управления (фиг06) следующим об- разомо Состояние счетчика 39 (фиг.7в, г) изменяются по заднему фронту сигнала, снимаемого с выхода элемента И 38, и дешифрируются дешифратором 40. Сигналы с выходов последнего поступают на первые входы элементов И 42-45 и 46-49 Стробирующим сигналом управления демультиплексором 13

поступающим на вторые входы элементов И 42-45, является сигнал записи (фиг.п), поступающий с первого выхода дешифратора 41 и соответствующий наличию высокого уровня на выходе третьего разряда (фиг.7а) и низкого уровня на выходе четвертого разряда (фиг.76) счетчика 37. Строби- рующим сигналом управления мульти-- плексором 17, поступающим на вторые входы элементов И 46-49 является сигнал считывания (фиг.7р),поступающий с второго выхода дешифратора 41 и соответствующий наличию высокого .уровня на выходах третьего и четвертого разрядов счетчика 37. С выходов элементов И 42-45 снимаются сигналы (фиг,7д-з) управления демультиплек- сором 13, а с выходов элементов И 46 - 49 - сигналы (фиг„7к-н) управления мультиплексором 17, Входные информационные сигналы ПЗС блока 15 преобразуются в заряд блоком 18 ввода (фиг.З) который обеспечивает хране- ние заряда до переноса в регистр. С помощью импульсов (фиг.7и,о) управления переносом зарядов, поступающих на входы ПЗС блока 15, осуществляется перенос зарядов из блока 18 вво- да в регистр 19. Перенос зарядов иэ регистра 19 в буферный регистр 20 осуществляется в первый раз после заполнения регистра - в момент нахождения зарядов в нечетных ячейках ре- гистра 19, и во второй раз, после заполнения регистра - в момент нахождения зарядов в четных ячейках регистра 19 с помощью импульсов (фиг.бг, 9а) управления переносом зарядов,

Таким образом достигается уплотненная упаковка зарядов в регистре 20 Перенос зарядов из регистра 20 в матрицу 21 и по матрице осуществляется импульсами (фиг.9б-ж) управ- ления переносом зарядов, поступающими на соответствующие входы блока 15 на ПЗС, а из матрицы 21 через буферный регистр 22 в выходной регистр 23 - импульсами (фиг.Зг, 9а), посту- лающими в блок 15 на ПЗС в первый раз после появления зарядов в нижней строке матрицы 21 в нечетные ячейки регистра 23, а после вывода их из регистра 23 через блок 24 вывода во второй раз - в четные ячейки регистра 23. В блоке 24 вывода обеспечива- ется преобразование заряда в выходное напряжение и хранение его в течени одного периода сигнала (фиг.7и7. Импульсы (фиг.7и,о; фиг 7и, 8а и фиг. 7о, 86), поступающие на входы блока 15 на ПЗС, снимаются с первого и третьего выходов дешифратора 40 блока 12 управления (фиг,6). По заднему фронту сигнала (фиг.86) происходит изменение состояния счетчика 50, также по заднему фронту сигнала,- поступающего с выхода элемента И 51, происходит изменение состояния счетчика 52, например по модулю шесть, тогда счетчики 50 и 52 образуют счётчик по модулю девяносто шесть. На выходах элементов И 53 и 54 формируются высокие уровни при состоянии счетчика, например тридцать один и семьдесят девять (фиг.8в). Сигнал с выхода элемента И 53 стробируется импульсом (фиг,7а), а сигнал с выхода элемента И 54 - импульсом (фиг.7б), после чего сигналы с выходов элементов И 56 и 57 Ьбъединяют ся на элементе ИЛИ 58 и поступают (фиг.8г, 9а) на выход 16 блока 12 управления, а затем - на вход блока 15 на ПЗС. Импульсы управления переноса зарядами в матрице формируются на выходах дешифратора 55 (фиг.9б-ж С выходов накопителей 7- (фиг.1) информационные сигналы через коммутаторы 6 поступают на информационные входы параллельного k-разрядного регистра 8. Запись в регистр 8 осуществляется по заднему фронту сигнала перезаписи, поступающего с выхода пятого блока 12 управления, С выхода регистра 8 сигналы поступают на декодер 9 (фиг.5), где производится определение кода адреса возможной однократной ошибки с помощью многовходовых схем сложения по модулю 2, дешифрирование адреса с помощью дешифратора 35 и исправление ошибки схемой 36 исправления ошибок, построенной на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 выходных сигналов декодера 9 Хэмминга записываются в регистр 10 по заднему фронту сигнала перезаписи,поступающему с выхода пятого блока 12 управления и поступают на 1 информационных входов мультиплексора 11, На адресные входы мультиплексора поступают сигналы, приходящие с первого по четвертый выходов блока 12 управления.

Технико-экономические преимущества устройства памяти на телевизион

ньтй кадр обусловлены возможнортью увеличения информационной емкости при снижении удельного энергопотребления без сокращения проектных технологических норм и плотности поражающих дефектов в полупроводниковых кристаллах. При двухмикронных проектных технологических нормах и плотности поражающих дефектов подзатвор- ных областей, равной 0,3 I/MMJ, использование данного устройства позволяет увеличить информационную емкость с 320 к битхпдо 12000к бит хп

Формула изобретения

Устройство памяти на телевизионный кадр, состоящее из п параллельно соединенных узлов памяти, каждый из которых содержит демультиплексор, 1 накопителей, мультиплексор и блок управления с входами синхронизации, отличающееся тем, что, с целью увеличения информационной емкости без дополнительного увеличе- ния энергопотребления, введены последовательно соединенные блбк минающих ячеек, состоящий из 1 ячеек, подключенный к выходу демультиплек- сора, первый 1-разрядный регистр, ко- дер Хэмминга 1/k, где 1 - число входов, k - число выходов, и буферный блок, состоящий из k буферных элементов, а также k двунаправленных коммутаторов с одного входа на (г+1) вы«

5

0 5 о

ходов, где и г k, m дополнительных Накопителей, где m k + r - - 1,и последовательно соединенные параллельный k-разрядный регистр, декодер Хэмминга k/1, где k - число входов, 1 - число выходов, и второй 1-разрядный регистр, выходы которого соединены с входами мультиплексора, при этом первый вход демультиплексо- ра является информационным входом устройства памяти на телевизионный кадр, выход демультиплексора является выходом устройства памяти на телевизионный кадр, управляющие входы блока запоминающих ячеек, первого и второго 1-разрядных регистров,демультиплексора и мультиплексора, буферного блока, параллельного k-разрядно- го регистра и всех накопителей соединены с соответствующими выходами блока управления, причем выход 1-го буферного соединен с входом 1-го двунаправленного коммутатора и i-м входом параллельного k-разрядного регистра, где i I,2,.,.,k, первый вход 1-го двунаправленного коммутатора соединен с информационным входом-выходом i-го накопителя, второй выход 1-го двунаправленного коммутатора соединен с информационным входом-выходом (i + 1)-го накопителя, (г+.)-й выход 1-го двунаправленного коммутатора соединен с информационным входом-выходом (i+r)-ro накопителя.

Sxodi

вювг

8xaJ3 tort

ifap-bk / P jfr

Входы 1-J6

Фиг.3

Выходы Д5-7, /5,/7г2/

Фие.

АюЯГ

Вь/ходХ

а

JTJIJTJTJIJIJTJTJIJIJI ,J

$JTi

JT

Ж

n

M

H

TL

П

жЈ

JTL

ЈW

П

J

n

TT

rf

f

n

te.7

Редактор Н.Рогулич

Составитель О.Канатчикова Техред А.Кравчук

Заказ 842

Тираж 530

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

Фиг. 9

Корректор В„Гирняк

Подписное