Устройство коммутации Советский патент 1981 года по МПК H03K17/62 

(5) УСТРОЙСТВО КОММУТАЦИИ

1

Изобретение относится к импульсJHoft технике и может быть использовано в технике связи в операционных блоках вычислительной системы.

Известно устройство коммутации, выполненное в виде микросхемы, в состав которой входит накопитель, содержащий 64 .ключа, блок местного управления, регистр и дешифратор столбца, регистр и дешифратор строк 1 .

Недостаток этого устройства коммутации - ограниченные функциональные возможности, заключающиеся в том, что возможен только побитовый способ записи информации в накопитель (запись бита информации только в один элемент памяти накопителя), который в ряде случаев применения устройства снижает его быстродействие

Наиболее близко по технической сущности к предлагаемому устройство коммутации,предназначенное для выполнения произвольных соединений выХОДОВ и входов интеграторов цифрового дифференциального анализатора и содержащее последовательно соединенные счетчик адреса и дешифратор адреса (адресный блок), накопитель, первые адресные входы которого через адресные усилители записи подключены к выходам дешифратора адреса, информационные входы накопителя - через разрядные усилители записи к выходам

10 первого регистра слова, соединенного с информационными входами устройства, а информационные выходы накопителя через разрядные усилители чтения подключены ко входам второго регистра

15 слова, соединенного через блок параллельной логики с информационными выходами устройства, вторые адресные входы накопителя подключены к выходам формирователя адреса (адресных усили20телей чтения), входы счетчика адреса являются адресными входами устройства, в состав которого входит, кроме того, блок местного управления, имею щий синхронизирующие и управляющие связи со всеми блоками и узлами уст-ройства 2 J. Недостаток известного устройства коммутации - низкое быстродействие, связанное с его ограниченными функциональными возможностями. Известное устройство коммутации осуществляет в режиме ввода программы коммутации интеграторов в накопитель функцию .записи коротких слов способом ВС/ПР :при котором информация передается последовательно (В) по словам (С) и параллельно (П) по разрядам (Р), а в режиме обмена информацией интеграторов, подключенных к информационным входу и выходу устройства, считывание длинных слов из накопителя способом ВС/ПР. Способ передачи информации ВС/ПР, обусловленный структуро устройства, связан со значительными затратами времени при вводе программы коммутации (сильно разреженной матрицы) и при обмене информацией цифровых интеграторов в режиме их работы. Цель изобретения - увеличение быстродействия за счет расширения функциональных возможностей. Поставленная цель достигается тем, что в устройство коммутации, содержащее блок управления, регистр накопитель, первые адресные входы которого подключены к выходам адрес ных усилителей чтения, а вторые адре сные входы - к выходам адресных усилителей записи, выходы которых соединены с выходами дешифратора адреса, подключенного входами к выходам счетчика адреса, входы которого являются адресными входами устройства, разрядные выходы накопителя соединены со входами разрядных усилителей чтения, а разрядные входы - с выходами разрядных усилителей записи управляющие выходы блока управления подключены к управляющим входам разрядных и адресных усилителей чтения и записи, счетчика адреса и регистра а управляющие входы блока управления к управляющим входам устройства, дополнительно введены коммутатор, дешифратор, демультиплексор, первый мультиплексор и второй мультиплексор первые информационные входы которого соединены с выходами дешифратора адреса, вторые информационные входы со вторыми информационными выходами регистра, а выходы - со входами ад64ресных усилителей чтения, первые информационные выходы регистра через коммутатор и дешифратор подключены к первым входам первого мультиплексора, вторые входы которого соединены с третьими информационными выходами регистра, а выходы - со входами разрядных усилителей записи, выходы разрядных усилителей чтения подключены ко входам демультиплексора, первые выходы которого являются информационными выходами устройства, а вторые выходы - соединены со входами регистра, входы-выходы которого подключены к информационным входам-выходам устройства, управляющие выходы блока управления соединены со входами демультиплексора, первого и второго мультиплексора. Наличие коммутатора, дешифратора/ демультиплексора, первого и второго мультиплексора и их связей с другими блоками и узлами устройства позволяет дополнительно организовать выполнение в нем двух функций. Первая функция заключается в возможности осуществления побитной записи информации программы коммутации (вместо разреженной матрицы в устройство вводится сжатая матрица) в накопитель способом ВС/ПР, что приводит к значительной экономии времени при ее вводе. Вторая функция связана с возможностью выполнения одновременного считывания информации накопителя устройства способом ПС/ПР, что позволяет на информационных выходах устройства осуществить пространственный принцип распределения информации, поступающей на его информационные входы-выходы, и, следовательно, увеличить быстродействие устройст ва. На фиг.1 приведена структурная схема устройства коммутации, на фиг.2 - функциональная схема элемента памяти, на фиг.З - структурная схема соединения элементов памяти накопителя, на фиг. - геометрическая интерпретация граф-схемы набора задачи (ГСИЗ); на фиг.5 - мат рица ГСНЗ, на фиг.6 - сжатая матрица Устройство коммутации содержит накопитель 1, регистр 2, первые информационные выходы которого соединены через коммутатор 3 и дешифратор-i с первыми информационными входами 5 первого мультиплексора 5 подключенного выходами через разрядные усилители 6 записи к разрядным входам 7 накопителя 1, первые адресные входы 8 которого через адресные усилители чтения 9, второй мультиплексор 10 и его первые входы соединены со вторыми информационными выходами регистра 2, подключенного третьими информа ционными выходами ко вторым входам первого мультиплексора 5, вторые адресные входы 11 накопителя 1 соедине ны через адресные усилители записи 12 со вторыми входами второго многошинного мультиплексора 10 и с выходами дешифратора 13 адреса, подключенного входами через счетчик k адреса к адресным входам 15 устройства разрядные выходы 16 накопителя 1 через разрядные усилители 17 чтения и демультиплексор 18 соединены с информационными выходами 19 устройства и информационными входами 20 регистра 2, подключенного к информационным входам-выходам устройства, управляющие выходы блока 21 управления соединены с управляющими входами узлов устройства, а его входы и выходы являются управляющими входами и выходами 22 устройства. Функциональная схема (фиг.2) элемента 23// памяти - накопителя содержит триггер 2Ц, логические элементы 25-27 И и логический элемент ИЛИ 28. Организация адресных и информационных связей элементов памяти 23i 23,Mj,B составе накопителя 1 показана на фиг.3. Принцип работы устройства рассмот рим на примере построения в соответствии с ГСНЗ информационных связей между операционными блоками, входы и выходы которых подключены соответственно к его информационным выходам 19 и входам 20. На фиг. приведена геометрическая интерпретация графсхемы набора задачи (ГСНЗ), представляющего двудольный граф .G (Y,X,Z) в котором Y ) 1,6- множество опера торных вершин; i 1,6- множество сигнальных вершин (узлов); .: j 1,11 - множество дуг, соединяющих узл и вершины. 6 ГСНЗ соответствует матрица коммутации (фиг.5), элементы которой образуются по следующему правилу: 1, если i-й выход ОБ должен быть подключен к j-му входу Т.. J05; i О, если соединение отсутствует. Состояния элементов матрицы должны удовлетворять условию Ч/ V ° которое определяет недопустимость подключения двух выходов OF/j и ОБ. (двух входов 20. и .Устройства) к j-му входу (j-му выходу устройства) какого-либо ОБ. Другими словами - в каждом столбце матрицы может находиться только одна логическая единица. Передача матрицы ГСНЗ в устройство может производиться в нескольких режимах записи. Рассмотрим первый режим записи (Рл ). В соответствии с условием (1) на фиг.5 представлена сжатая по столбцам матрица коммутации для накопителя 1 16- 16, которая вводится по информационным входам 20 в устройство в преобразованном виде. Каждая строка преобразованной матрицы (коммутационное слово) содержит биты несколько , столбцов (адресов сжатой матрицы. Например, если регистр 2 имеет J6 бит памяти, то коммутационное слово включает в себя четырехбитовых столбца (адреса Л) сжатой матрицы. Режим Р характеризуется групповым способом ввода информации. В этом режиме в счетчик по адресным входам 2 устройства заносится начальный адрес А горизонтальной числовой ячейки памяти, а в регистр 2 - коммутационное слово, плотно упакованное несколькими адресами . По сигналам блока 21 управления производится вначале подключение через коммутатор 3 к дешифратору части выходов регистра, соответствующих размещению в нем первого адреса , затем - части выходов регистра, соответствующих размещению в нем второго адреса Л и т.д. Одновременно с дешифрированием второго адреса декодируется значение адреса в счетчике 14, увеличенное сигналом блока 21 управления на единицу, т.е. новому подключению выходов регистра 2 с помощью коммутатора 3 к дешифратору происходит изменение на единицу содержимого счетч1 ка И. Таким образом, в режиме Р происходит естественная адресация числовых горизонтальных ячеек памяти накопителя 1 (вторых адресных входов 11) дешифратором 13 и принудительная адресация вертикальных разрядных ячеек памяти (разрядных входов 7) дешифратором t, соответствующая записи бита информации в элемент памяти, выбранной числовой горизонталь ной ячейкой памяти.. Работу устройства в режиме Р-, иллюстрирует схема: следующая --П - 3 - 4 Второй режим записи Р,, (адресный) является модификацией первого режима и заключается в принудительно адресации вторых адресных входов 11 и разрядных входов 7 накопителя 1. В этом случае коммутационное слово является неплотно упакованным и содержит только один адрес А .Блок управления 21 в режиме Р не производит последовательного подключения выходов частей регистра 1 к дешифратору 4, а подсоединяет только первую часть его выходов к дешифратору 4. Третий режим записи (Pg ) выполняется по следующей схеме: А- 14 - 13 - 12 - 1 СХ 2 -- 5 - 6 3 3 режиме Р, в числовую ячейку памяти накопителя 1 записывается комму тационное слово С , строка матрицы ГСНЗ (см.фиг.5). , Первый режим чтения (Р ) работы устройства происходит по схеме А,-г14 Режим Р необходим устройству для контроля правильности его работы и определения незанятых информационных путей при использовании устройс ва в многокаскадных коммутационных системах. Второй режим чтения (Р ) по мат це ГСНЗ, записанной в накопитель 1, осуществляет распределение битов ин формационного слова СУ (битовый срез результатов решения операционн блоков), поступившего на информацио 8 ные входы 20 устройства (выходах операционных блоков), на информационных выходах 19 устройства (входах операционных блоков), Режим Р осуществляется по следующей схеме: Gj|-- 10- 9 Наличие в устройстве коммутатора 3, дешифратора , многошинных мультиплексоров 5 и 10 позволяет помимо известных режимов (функций) Р и Р осуществить в устройстве выполнение режимов РЗ ,Р ,и Р, которые существенно повышают его быстродействие. Режим Р или Р требует ввода сжатой матрицы ГСНЗ. Если матрица накопителя имеет размерность , то в известное устройство, например из внешней памяти, необходимо ввести V информации полной матрии время ее ввода Т, m количество бит ячейки внешней памяти, время подачи 1-битного слова из внешней памяти, п целая часть -я . Формула (2) определена для случая, когда т , и (t - время запи-. си слова из регистра в накопитель устройства). При тех же условиях для предлагаемого устройства следует выполнить пе редачу из внешней памяти V mlDg;m бит информации полной матрицы ГСНЗ, время ввода которой т -5 1t I mt , если t Kt 3 ; время записи бита, соответствующего одному, адресу А, Так как . Hai . Например, при , m 32 и 1 16, Т 64Ц, Таг- 32Ц. Кроме того, режим по условию (l) выполняет пространственное чтение информации, а режим пространственно-временное, что также увеличивает быстродействие устройства. Формула изобретения Устройство коммутации, содержащее блок управления, регистр, накопитель.

первые адресные входы которого подключены к выходам адресных усилителей чтения, а вторые адресные входы к выходам адресных усилителей.записи, входы которых соединены с выходами дешифратора адреса, подключенного входами к выходам счетчика адреса, входы которого являются адресными входами устройства, разрядные выходы накопителя соединены со входами разрядных усилителей чтения, а разрядные входы - с выходами разрядных усилителей записи, управляющие выходы блока управления подключены к управляющим входам разрядных адресных усилителей чтения и записи, счетчика адреса и регистра, а управляющие входы блока управления - к управляющим входам устройства , отличающеес я тем, что, с целью увеличения быстродействия за счет расширения его функциональных возможностей, устройство дополнительно содержит коммутатор, дешифратор, демультиплексор, п ервый мультиплексор и второй мультиплексор, первые информационные входы которого соединены с выходами дешифратора адреса, вторые информационные входы - со вторыми информационными выходами регистра, а выходы со входами адресных усилителей чтения, первые информационные выходы регистра через коммутатор и дешифратор подключены к первым входам первого мультиплексора, вторые входы которого соединены с третьими информационными выходами регистра, а выходы - со входами разрядных усилителей записи, выходы разрядных усилителей чтения подключены ко входам дему Пьтиплексора, первые выходы которого являются ин-;, формационными выходами устройства,

а вторые выходы соединены со входами регистра, входы-выходы которого подключены к информационным входамвыходам устройства,- управляющие выходы блока управления соединены со

входами демультиплексора, первого и второго мультиплексора.

Источники информации, принятые во внимание, при экспертизе .

pp.57-60.

Af

ff

г.2

%г.

«/2.

7 g /g 7/

%г.