Преобразователь кодов Советский патент 1990 года по МПК H03M9/00 H03M13/09 

ел

о

О Јь 00

vj

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей, входящих в состав блоков сопряжения цифровых устройств с каналами связи.

Цель изобретения - повышение достоверности преобразователя за счет обеспечения контроля по четности.

На чертеже представлена функциональная схема преобразователя кодов.

Преобразователь кодов содержит регистр 1 сдвига, программно-логическую матрицу 2,счетчик 3, дешифратвр 4, первый 5, второй 6 и третий 7 триггеры, блок 8 элементов И, первый 9, второй 10, третий II, четвертый 12, пятый 13 и шестой 14 элементы И, первый 15, второй 16, третий 17 и 18 элементы ИЛИ и элемент 19 задержки, на чертеже показаны также информационный вход 20, управляющий вход 21, управляющий выход 22 и информационный выход 23.

Преобразователь кодов работает следующим образом.

Дешифратор 4 построен таким образом, что на его первом выходе 4.1 формируется единица в том случае, если счетчиком 3 подсчитано число тактовых импульсов, равное длине маркера начала кодограммы, единица на втором выходе 4.2 дешифратора - тогда, когда подсчитано число импульсов, равное длине маркера начала и маркера конца кодограммы, единица на третьем выходе 4.3 дешифратора формируется первым импульсом маркера начала, еди- ница на четвертом выходе 4.4 дешифратора - первым импульсом маркера конца.

Счетный триггер 7 определяет вес принятой кодограммы. Если в информационной части кодограммы число единиц четное$ то на прямом выходе триггера формируется нулевой сигнал, а если нечетное - единичный.

При появлении маркера начала кодограммы (вход 20) в момент между двумя тактовыми импульсами (вход 21) на выходе элемента И 9 формируется единица, которая поступает на счетный вход счетчика 3 и с задержкой на один такт на вход синхронизации дешифратора 4. При этом на третьем выходе дешифратора 4 формируется сигнал, который поступает через элемент ИЛИ 16 на R-входы второго 6 и третьего 7 триггеров и регистра 1 сдвига и приводит

5

0

5

0

5

0

5

0

5

из: в исходное состояние. Если в процессе поступления маркера начала (конца)кодограмм возникнет импульс сбоя, то в этом случае на выходе элемента И 13 формируется единичный сигнал. Преобразователь приводится в исходное состояние и на его выходе 22 появляется сигнал сбоя.

Если на информационный вход 20 устройства поступает маркер начала заданной длины, то по его окончанию на первом выходе дешифратора 4 формируется единичный сигнал. В результате первый триггер 5 переходит в единичное состояние, элементы И 9 и 12 блокируется и подготавливаются к работе элементы И 10 и 11. После этого информационная часть кодограммы с входа 20 через элемент И 10 благодаря синхроимпульсам с входа 21, поступающим через элемент И II, записывается в регистр 1 сдвига. Одновременно единичные сигналы информационной части кодограммы с выхода элемента И 10 поступают на счетный вход третьего (счетного) триггера 7, переводя его последовательно то в единичное, то в нулевое состояния. Если число единичных сигналов в информационной части кодограммы окажется четным, то после приема информационной части кодограммы на прямом выходе формируется нулевой сигнал, а если нечетным - то единичный.

Работа устройства на этапе приема маркера конца кодограммы аналогична работе на этапе приема маркера начала. Отличие заключается в том, что в момент начала действия маркера конца на четном выходе 4.4 дешифратора 4 формируется единичный сигнал, который приводит первый триггер 5 в исходное достояние. При этом подготавливаются к работе элементы И 9 и 12 и блокируются элементы 10 и 11.

В момент начала действия маркера конца кодограммы на выходе третьего триггера 7 формируется сигнал контроля четности единичных сигналов в информационной части кодограммы. Если число единичных сигналов окажется четным, то на выходе третьего триггера 7 формируется нулевой сигнал. В результате подготавливается к работе . блок 8 элементов И. Если число единичных сигналов окажется нечетным, то на выходе третьего триггера 7 формируется единичный сигнал. В резуль

тате подготавливается к работе элемент И 14 и блокируется блок 8 элементов И.

По окончании действия маркера конца кодограммы единичный сигнал формируется на втором выходе 4.2 дешифратора 4. В результате второй триггер 6 переходит в единичное состояние. Единичный сигнал с выхода второго триггера 6 поступает на соответствующий вход блока 8 элементов И, элемент И 14, а черея элемент ИЛИ 15 обеспечивает перевод в исходное состояние счетчика 3 и первого триггера 5.

В случае нормы контроля на четность данный сигнал совместно с единичным сигналом с инверсного выхода третьего триггера 7 обеспечивает прохождение информационной части кодограммы с выходов регистра 1 сдвига че- рез блок 8 элементов И в программно- логическую матрицу 2, в которой она преобразуется в код фиксированной длины и выдается на информационный выход 23 устройства.

В случае не нормы контроля на четность единичный сигнал с выхода второго триггера 6 благодаря единичному сигналу на прямом выходе третьего триггера 7 поступает через элемент И 14 и элемент ИЛИ 17 на управляющий выход 22 устройства, сигнализируя о нарушении содержания в принятой кодограмме. В этом случае информация из регистра 1 сдвига не проходит через блок 8 элементов И.

Формула изобретения

Преобразователь кодов, содержащий первый элемент И, выход которого соединен с С-входом счетчика, выходы разрядов которого соединены с соответствующими входами дешифратора, первый выход которого соединен с S-входом первого триггера, выход которого соединен с первыми входами второго и третьего элементов И, и с первым инверсным входом четвертого элемента И, выход третьего элемента И соединен с С-входом регистра сдвига, выходы разрядов которого соединены с соответствующими первыми входами блока элементов И, выходы которого соединены с соответствующими входами программно-логической матрицы, выходы которой являются информационными выходами преобразователя, второй выход дешиф5664876

ратора соединен с S-входом второго триггера, выход которого соединен с вторым входом блока элементов И и с первым входом первого -элемента ИЛИ, выход которого соединен с R-входом

10

5

20

0

5

0

5

0

5

счетчика, второй элемент ИЛИ, выход которого соединен с R-входами второго триггера и регистра сдвига, выход второго элемента И соединен с V-BXO- дом регистра сдвига, первый инверсный вход первого элемента И и второй вход третьего элемента И объединены и являются управляющим входом преобразователя, вторые входы первого и второго элементов И и первый инверсный вход пятого элемента И, объединены и являются информационным входом преобразователя, выход пятого элемента И соединен с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, отличающий- с я тем, что, с целью повышения достоверности преобразователя за счет обеспечения контроля по четности, в него введены элемент задержки, третий и четвертый элементы ИЛИ, шестой элемент И и третий триггер, выход которого соединен с третьим инверсным входом блока элементов И и с первым входом шестого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, выход которого является управляющим выходом преобразователя, второй вход шестого элемента И и второй инверсный вход четвертого элемента И подключены к выходу второго триггера, выход четвертого элемента И соединен с вторым входом пятого элемента И, с третьими инверсными входами второго и третьего элементов И, С- и R-входы третьего триггера подключены соответственно к выходу второго элемента И и выходу второго элемента ИЛИ, третий выход дешифратора соединен с вторым входом второго элемента ИЛИ, четвертый выход дешифратора соединен с первым входом четвертого элемента ИЛИ, второй вход которого подключен к выходу первого элемента ИЛИ, выход четвертого элемента ИЛИ соединен с R-входом первого триггера, третий инверсный вход первого элемента И подключен к выходу первого триггера, вход элемента задержки подключен к выходу первого элемента И, выход - к С-входу дешифратора.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей, входящих в состав блоков сопряжения цифровых устройств с каналами связи. Цель изобретения - повышение достоверности преобразователя за счет обеспечения контроля по четности. Преобразователь кодов содержит регистр 1 сдвига, программно-логическую матрицу 2, счетчик 3, дешифратор 4, триггеры 5÷7, блок 8 элементов И, элементы И 9÷14, элементы ИЛИ 15÷18 и элемент 19 задержки. 1 ил.