Устройство для обращения к памяти (его варианты) Советский патент 1984 года по МПК G11C7/00 G11C11/407 

транзисторов и являются выходами yeri ров ройства, базы управляющих транзисто- щим 1092561 объединены и являются записываювходом устройства.

1 , ycTpoj scj-uo {ля обращения к , содержащее перныг i.второй переключающие транзисторы, управляющий транзистор, установочкь1Й транзистор, первый II второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисто 5ов подк:почены соответCTBeniio к одним из выводов первого и второго резисторов, другие выводы ко- торых соединены с нервой игипой питания, база первого иереключающего транзистора является информационным входом устройства, база второго переключающего транзистора нодключена к первой шине опорного напряжения, эмиттеруправляющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напряжения,, а эмиттер подключен к одному из выводов третьего резистора, другой вывод к.оторогр соединен с второй шиной питания, о т л и ч а 10 щ е е с я тем, что. с целью упрощения и повьпяения быстродействия устройства, в нем эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, ;.) первого и riTOporo диодов подключены соответственно к коллектора;. ncpiioro и вт;М1О1о перек.пючаюi;ii: : транзисторов, клто.;г,ы - к кол.пектору управляю;;; го трш-гзисторя , база которого является занисывпклчнм пхо;io;- устройст за, 1соллектор, пе)екл10чп;0:1,их транзисторов являк тся выхода и устройства, 2, Устройство для обращения к памяти, содержащее первый и BTOpoii пере ключ aioii;ne транзисторы, первый и BTop :ii управляющие траи;П1сто;)ы, уста noj3O4i:bi)i 1ранаистор, резисторы с пер

Изобретение относится к вычислительной технике и предназначено для использования в схемах управления матрицей накопителей памяти интегрального запоминающего устройства,

Известно устройство для обращения к памяти, содержащее два дифференциальных каскада: один для установки напряжения считывания на разрядных Ш1-гаах матрицы накопителя, другой для установки потенциалов записи, причем для каждого из дифференциальных каскадов требуется свой источник тока Г I 1.

Разброс в этих источниках вызывает разброс логических уровней на выходе устройства, что снижает его надежность, а большое количество компонентов не позволяет оптимально использовать площадь кристалла при проектировании топологии интегральной схемы.

Наиболее близким техническим решением к предлагаемому является устройство для записи и считывания информации, содержащее первый и второй транзисторы, эмиттеры которых: связаны между собой и подключены к первому источнику тока, база первого транзистора подключена через согласующую цепь ко входу сигнала записи, база второго транзистора подключена к первому источнику опорного напряжения, первый и второй диоды, которые объединены по анодам и подключены к коллектору второго транзистора, третий и -четвертьш транзисторы, эl шттepы которых объединены и подключены к коллектору первого транзистора, база третьего транзистора подключена ко входу сигнала данных, база четвертого транзистора подключена ко второму источнику опорного напряжения, первый и второй резисторы, подключенные к коллекторам соответственно третьего и четвертого транзистора, а вторые выводы первого и второго резисторов подключены к высокому потенциалу источника напряжения питания.

общая точка первого резистора и коллектора третьего транзистора, к которой подключен катод первого диода, служит первым выходом (через согласующее устройство), общая точка второго резистора и коллектора четвертого транзистора, к которой подключен катод второго диода, служит вторым входом (через согласующее устройство) блока 2 .

Недостатком этого устройства является наличие двух дифференциальных уровней, что приводит к разбросу логических уровней и снрсжает быстродействие устройства (по сравнению с одноуровневыми устройствами).

Цель изобретения - упрощение и повышение быстродействия устройства.

Поставленная цель достигается тем что в устройстве для обращения к памяти, содержащем первый и второй переключающие транзисторы, управляющий транзистор, установочный транзистор, первый и второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напряжения, эмиттер управляющего транзистора соединен с коллектором установочного транзистора база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной питания, эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, аноды первого и второго диодов подключены соответственно к коллекторам первого и второго переключающих транзисторов, катоды - к коллектору управляющего транзистора, Саза которого является записывающим входом устройства, коллекторы переключающих транзисторов являются выходами устройства. По другому варианту в устройстве для обращения к памяти, содержащем первый и второй переключающие транзисторы, первый и. второй управляющие транзисторы, установочный транзистор резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие вьшоды которых соединены с первой щиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напряжения, эмиттеры управляющих транзисторов подключены к коллектору установоч ного транзистора, база которого соединена с второй щиной опорного напря жения, а эмиттер подключен к одному из выводов третьего резистора, другой вывод которого соединен с второй шиной.питания, эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, коллекторы30

первого и второго управляющих транзисторов объединены соответственно с коллекторами первого и второго переключающих транзисторов и являются выходами устройства, базы управляющих транзисторов объединены и являются записывающим входом устройства.

Таким образом, второй вариант устройства отличается от первого отсутствием диодов и наличием второго управляющего транзистора.

На фиг. 1 изображена структурная схема устройства для обращения к памяти, по первому варианту; на фиг, 2то же, по второму варианту; на фиг. 3 - подключение к запоминающей матрице устройства для обращения к памяти.

Устройство для обращения к памяти по первому варианту содержит (фиг. 1) первьй 1 и второй 2 переключающие транзисторы, управляющий транзистор 3, установочньй транзистор 4, резисторы 5-7 с первого по третий, первый 8 и второй 9 диоды. На фиг. 1 обозначено: 10 и 11 - первая и вторая шины питания, 12 и 13 - первая и вторая шины опорного напряжения, 14 и 15 зисторы 5 и 6 - одинаковые. Равные по величине токи создают на равньгх резисторах одинаковые падения напряжения. На выходах 16 и 17 формируются потенциалы считывания, равные по величине друг другу.

Устройство для обращения к памяти по второму варианту содержит (фиг, 2) первый 18 и второй 1У переключающие транзисторы, первый 20 и второй 21 управляющие транзисторы, установочный 22 транзистор, резисторы 23-25 с первого по третий. На фиг. 2 обозначено: 26 и 27 - первая н вторая шины питания, 28 и 29 - первая и вторая шины опорного напряжения, 30 и 31 - информационный и записывающий входы устройства, 32 и 33 - первый и второй выходы устройства.

Это устройство работает следующим образом.

На базах транзисторов 20 и 21 низкий потенциал - режим считывания. При подаче на вход 30 высокого потенциала весь ток генератора тока протекает через транзистор 18, коллекторный ток которого создает на резисторе 23 падение напряжения. Выход 32 наинформационный и записывающий входы устройства, 16 и 17 - первый и второй выходы устройства соответственно. Это устройство работает следующим образом. На базе транзистора 3 низкий потен циал (относительно щины I2) - режим записи. При подаче высокого потенциала на базу транзистора 1 весь ток генератора тока, образованного транзистором 4 и резистором 7, протекает через транзистор 1 . Ко.гшекторный ток транзистора I создает на резисторе 5 падение напряжения. Выход 16 находится в состоянии логического нуля (низкий потенциал), выход 17 - в состоянии логической единицы (высокий потенциал) . Прл подаче низкого потенциала на вход 14 весь ток генератора тока протекает через транзистор 2. Коллекторный ток транзистора 2 создает на резисторе 6 падение напряжения. Выход 16 находится в состоянии логической единицы, выход 17 - в состоянии логического нуля. При подаче на вход 15 высокого потенциала - режим считывания. Весь ток генератора тока протекает через транзистор 3, коллекторный ток которого делится на две равные части через диоды 8 и 9. Реходится в состоямнн логического нуля выход 3.3 - в состоянии логической единицы. При подаче на вход 30 низкого потенциатш весь ток генератора тока протекает через транзистор 19, Кол лекторный ток транзистора 19 создает на резисторе 24 падение напряжения На выходе 32 - состояние логической единицы, на выходе 33 состояние логического нуля. Уровни напряжений логического нуля и логической единиlyj аналогичны уровням на выходах устройства, гюказанного на фиг, 1. При подаче на вход 31 высокого потенциала весь ток генератора тока протекает через транзисторы 20 и 21, делясь пополам в случае отсутствия разброса пapa teтpoв этих транзисторов. На вы ходах 32 и 33 будет средний уровентэ уровен :, потенциала считывания.

Ра.ссмотрич, как с помощью описанных устройств (например, устройства, изображенного на фиг. 1) происходит управление работой ячеек памяти 3аноминаюи),ей матрицы.

Оба выхода 16 и 17 устройства подключены через эмиттерные повторители 34 и 35 к базам транзисторов управления 36 и 37, Эмиттер транзистора.36 с эмиттером транзистора 38 ячейки 39 пам.яти составляет ключ, причем оба эмиттера нодключены к генератору тока 40. Эмиттер транзистора 37 соединен с эмиттером транзистора 41 ячейки 39 памяти и оба эмиттера подсоединены к генератору тока 42, Коллекторы транзисторов 36 и 37 являются выходами сигналов при с и1тьшанни информации. Транзисторы 38 и 41,. составляющие ключи с управляю 1,ими транзисторами 36 и 37, являются разрядными трамзисторамн ячейки 39, с помощью которых осуществляется управление ячейкой 39 памяти. Транзисторы 43 и 44 ячейки 39 памяти являются, запоминающими тран. Злсгорами. Позициями 45 и 46 j 47 и 48 обозначены словарные и разрядн ле тины.

Устройство, показанное на фиг. 3, работает следую1Ц1-1м образом.

Ввод информации в ячейку 39 памя-тииэозможен в случае ее выборки, ко-торая происходит подачей высокого потенциала на словарную шину 45, Выбор ка строки запоминающей матрицы происходит повьш ением потенциала. Выборка столбца происходит включением тока в выбираемый столбе-ц, в его разрядные 47 и 4Ь .

В выбранной ячейке 39 памяти оди из ее транзисторов, например 38, открыт высоким потенциалом на базе, тогда другой разрядный транзистор 4 заперт низким потенциалом на базе, Р1 ток генератора тока 42 протекает через транзистор 37. Для ввода новой информации в ячейку 39 памяти необходимо закрыть открытый транзистор 38, Для этого на базгл транзисторов 36 и 37 подается нарафазный сигнал. На базу транзистора 36 с выхода 16 в режиме, записи через эмиттерный повторитель 34 подается высокий потег1циал На базу транзистора 37 подается низкий потенциал. После подачи парафазного сигнала в ключах, собранных на транзисторах 36 и 38, 37 и 41, произойдет перераспределение тока. Ток генератора тока 40 будет протекать через транзистор 36 и резистор 49, цшна 47 находится в состоянии логического нуля. Ток генератора тока 42 протекает через транзистор 41, диод 50 и резистор 51, щина 48 - в состоянш логической -единицы.

На фиг, 3 позицией 52 обозначено устройство для обращения к памяти по первому варианту.

Таким образом, происходит изменение v нфopмaции в ячейке 39 памяти, В режиме считывания на базы транзисторов 36 и 37 подаются потенп,иалы равные по величине уровню, среднему между высоким и низким потенциалами в выбранной ячейке 39 памяти.

Предложенные варианты устройства для обращения к памяти характезируются уменьшением числа компонентов, числа источников опорного напряжения и уменьшением разброса логических сигналов на выходах, благ-одаря чему достигается большее быстродействие и наделшость.

o-L

n

17

M W yo