Усилитель считывания Советский патент 1990 года по МПК G11C7/06 

Изобретение относится к микроэлектронике и может быть использовано при создании интегральных микросхем.

Цель изобретения - повышение быстродействия усилителя.

На чертеже представлена принципиальная схема усилителя.

Усилитель содержит первый и второй эмиттерные повторители на транзисторах 1 и 2 и первом 3 и втором 4 токозадающих элементах на резисторах, первый и второй генераторы тока на транзисторах 5 и 6 со стабилизирующим элементом 7 на резисторе, дифференциальный каскад на транзисторах 8, 9 и первом 10 и втором 11 нагрузочных элементах на резисторах, первый 12 и второй 13 ограничительные элементы на транзисторах и третий ограничительный элемент 14 на резисторе, первый 15 и второй 16 информационные входы усилителя, первый 17, второй 18, тпетий 19 и четвертый 20 информационные впходы усилителя, шину 21 питания и шину 22 нулевого потенциала усилителя.

Усилитель работает следующим образом.

Когда на входе 15 логическая 1, а на входе 16 логический О, ток в обоих плечах усилителя определяется источником тока на элементах 1, 5 и элементе 3. В этом случае на выходе 17 логическая 1, а так как элемент 11 тоже включен, то на выходе

19будет логический О из-за протекания тока через элемент 10. На выходе 18 логический О, а на выходе

20логическая 1, так как элемент 9 выключен. При смене входных воздействий состояния на выходах меняются на противопопожные. Отношение номиналов элементов 13 и 7 выбираются такими, чтобы на элементе 13 падение напряжения было меньше логического перепада на входе, тем самым уменьшается на эту же самую вeличинv лоё

гический перепад на выходе за счет Повышения уровня логического О эмиттерами элементов 12 и 13. Для нормальной работы усилителя необходимым является равенство номиналов элементов 3 и 4. Элемент 7 необходим для задания тока в эмиттере элементов 11 и 9, достаточного для их работы на элементы 10 и 11, служит для задания тока в элемент 13, а также для рассасывания избыточного тока без элементов 5 и 6 при переключе- нии.

В зависимости от конкретного применения усилителя выходной сигнал снимается либо с выходов 17 и 18, либо с выходов 19 и 20 „ Уровень логической 1 на выходах 17 и 18 равен сумме падений напряжений на база эмиттер ных переходах транзисторов 5 и 11 или-6 и 9 соответственно, уровень логического О меньше на величину падения напряжения на элементе 14, которое с целью повышения быстродействия выбирается очень малым, минимально необходимым для срабатывания (с небольшим запасом) элементам 11 и 9. Уровень логической 1 на выходах 19 и 20 меньше напряжения питания на величину падения напряжения на элементе 14, которая очень мала, а уровень логического 0м меньше уровня логической 1 на величину падения напряжения на элементах 10 и 11 соответственно.

Дополнительное повышение быстродействия получается за счет того, что, по сравнению с известным усилителем, в узлах, где подключены выходы 17 и 18, уменьшена емкость за счет исключения емкости эмиттеров ограничивающих транзисторов, которые теперь подключены к эмиттерам элементов 1 и 2 и значительно быстрей, чем в известном усилителе, переключаются в состояние логической так как этот процесс не замедляют элементы 3 и 4 соответственно.

Уменьшение выходного перепада за счет внутреннего встроенного источника опорного напряжения в цепи эмиттеров элементов 1 и 2 и уменьшение за счет этого емкости в самых напряженных узлах позволяет существенно повысить быстродействие усилителя считывания.

5

5

0

5

0

5

50

5

Формула изобретения.

Усилитель считывания, содержащий первый и второй эмиттерные повторители, каждый из которых выполнен на транзисторе и токозадающем элементе на резисторе, дифференциальный каскад на первом и втором транзисторах, первый и второй генераторы тока на транзисторах со стабилизирующим элементом на резисторе, причем первый вывод которого подключен к шине нулевого потенциала усилителя и объединенным эмиттерам транзисторов генераторов тока, базы транзисторов которых подключены к второму выводу резистора стабилизирующего элемента и объединенным эмиттерам транзисторов дифференциального каскада, базы транзисторов которого объединены соответственно с коллекторами транзисторов первого и второго источников тока и подключены соответственно к «первым выводам резисторов первого и второго токозадающих элементов и являются соответственно первым и вторым информационными выходами усилителя, коллекторы транзисторов дифференциального каскада подключены соответственно к первым выводам резисторов первого и второго нагрузочных элементов и являются соответственно третьим и четвертым информационными выходами усилителя, коллекторы транзисторов первого и второго эмиттер- ных повторителей подключены к шине питания усилителя, базы являются соответственно первым и вторым информационными входами усилителя, а эмиттеры подключены соответственно к вторым выводам резисторов первого и второго токозадающих элементов, отличающийся тем, что, с целью повышения быстродействия, в него введены первый и второй ограничительные элементы на транзисторах и третий ограничительный элемент на резисторе, первый вывод которого подключен к вторым выводам резисторов нагрузочных элементов и объединенным базам транзисторов ограничительных элементов, коллекторы которых подключены к шине питания усилителя, а эмиттеры подключены соответственно к эмиттерам транзисторов первого и второго эмиттерных повторителей.

Ю о

/7о

022

Изобретение относится к микроэлектронике и может быть использовано при создании интегральных схем. Цель изобретения - повышение быстродействия. Поставленная цель осуществляется за счет уменьшения емкости в самыхнапряженных узлах усилителя, к которым подключены коллекторы транзисторов источников тока, и уменьшения логического перепада на его выходе. 1 ил.