Устройство для контроля микропроцессора Советский патент 1990 года по МПК G06F11/28 

Изобретение относится к вычисли- .тельной технике и может найти применение при построении надежных микропроцессорных систем.

Цель - повьшение достоверности контроля.

На чертеже представлена функцио- нальная схема устройства.

Устройство для контроля процессора содержит триггер 1, блок 2 постоянной памяти, первый 3 и второй 4 регистры, первый 5 и второй 6 элементы И, первую схему 7 сравнения, контролируемый микропроцессор 8,выход 9 ошибки устройства, дешифратор 10, вторую 11 и третью 12 схемы сравнения, первый 13 и второй 14 элементы ИЛИ, первый 15 и второй 16 де- мультиплексоры, выходы санкционированной записи 17 и санкционированного чте1дая 18 устройства.

Устройство работает следукпцим образом.

После включения питания в схеме контролируемого микропроцессора 8 формируется сигнал сброса (RESET), который через соответствующую линию шины управления поступает на вход сброса второго регистра 4 и R-вход триггера 1, что приводит к установке их в нулевое исходное состояние.

В результате этого из блока 2 постоянной памяти по третьему выходу будет выбран код сегмента программы, содержащий подпрограмму инициализации указателя стека - макропро- граммного счетчика. При выборке команд этой подпрограммы старшие разряды адреса, формируемого микропроцессором 8.,. будут совпадать с кодом сегмента, установленным на третьем выходе блока 2 постоянной памяти.Это приведет к срабатыванию третьей схемы 12 сравнения, выходной сигнал которой через первый элемент .ИЛИ 13 поступит на управляющий вход второго демультиплексора 16. Последний обеспечит прохождение сигнала чтения памяти (MEMR) с шины управления микропроцессора 8 на выход 18 санкционированного чтения. В результате из памяти микропроцессорной системы будут считаны команды инициализации указателя стека-макропрограммного счетчика и в нем будет установлен , начальный адрес микропрограммы. Подпрограмма инициализации заканчивается командой возврата RET. При реали0

5

0

5

0

5

0

5

0

5

зации этой команды контролируемый микропроцессор 8 выполнит один или несколько машинных циклов (для микропроцессора серии КР580 - два) обращения к памяти по адресу, указанному в указателе стека.

Код первого байта каждой команды, исполняемой контролируемым микропроцессором 8, фиксируется в первом регистре 3 благодаря поступлению на вход его синхронизации конъюнкции сигналов чтения первого байта команд М1 и сигнала чтения памяти MEMR с выхода первого элемента И 6. В тот момент, когда контролируемьй микропроцессор 8 прочитает команду RET, сработает настроенный на ее код де- шифра тор 10. В момент обращения к стеку в период исполнения команды RET на шине управления контролируемого микропроцессора 8 появится сигнал STAC, который через первый элемент ИЛИ 13 и второй демультиплек- сор 16 разрешает чтение и стробиру- ет дешифратор 10. На его выходе появится единичный потенциал. В момент считьгоания кода очередной макрокоманды этот потенциал совпадает с сигналом чтения памяти MEMR, на вько- де второго элемента И 6 появится импульс. Этот импульс поступает на вход синхронизации второго регистра 4, в котором фиксируется адрес обращения, установленный в этот момент на шине адреса контролируемого микропроцессора 8.

Дальнейшее вьтолнение программы контролируемым микропроцессором связано с исполнением очередной вызванной командой RET с помощью указателя стека-макропрограммного счетчика, подпрограммы. Поскольку во втором регистре 4 установлен адрес очередной макропрограммы, то с выходов блока 2 постоянной памята будут считываться коды сегментов выходных данных, входных данных и программы. Исполнение команд подпрограммы сводится к реализации типовых машинных циклов: записи в память, чтения памяти и чтения байтов команды.

В машинном цикле записи старшие разряды адреса обращения с помощью первой схемы 7 сравнения сравниваются с кодом сегмента выходных данных. При правильной работе микропроцессора 8 эти коды совпадают и первый демультигшексор 15 пропускает

51

на выход 17 санкционированной запи- си устройства сигнал записи в память МЕШ,в результате чего произойдет запись в память микропроцессорной системы информации с шины данных микропроцессора 8. При некорректном обращении первая схема 7 сравнения не сработает и первый демультиплек- сор 15 пропустит сигнал MEMW на второй выход. При этом запись в память не произойдет, в ней будет сохранена корректная.информация, полученная в предшествующем цикле вычислений, а сигнал с второго выхода первого демультиплексора 15 через второй элемент ИЛИ 14 поступит на. S-вхо триггера 1 и с его выхода будет активирован выход 9 ошибки устройства.

В машинном цикле чтения старшие разряды адреса обращения с помощью второй схемы 11 сравнения сравниваются с кодом сегмента входных данных. При правильной работе микропроцессора 8 эти коды совпадают и выходной сигнал второй схемы сравнения через первый элемент ИЛИ 13 переводит второй демультиплексор 16 в такое состояние, что сигнал чтения памяти MEMR с .шины управления микропроцессора 8 поступает через первый выход второго демультиплексора 16 на выход 18 санкционированного чтения устройства в память микропро- jцессорной системы. При этом последняя через шину данных направляет информацию в микропроцессор 8, т.е. реализуется чтение. При некорректном обращенки в результате сбоя или отказа микропроцессора 8 старшие разряды адреса и код сегмента не совпадают, что приводит к отсутствию единичного сигнала на выходе второй схемы 11 сравнения и первого элемента ИЖ 13, В этом случае сигнал чтения памяти I ffiMR поступит на второй выход второго демультиплексора 16. Следовательно, чтение памяти будет запрещено и микропроцессор прочитает четную комбинацию с неактивированной шины данных. Если в программе использован контроль на нечетность, то такие данные не будут использованы в вычислительном процессе. Кроме того, сигнал с второго выхода второго демультиплексора 16 через второй элемент ИЛИ 14 поступит на S- вход триггера 1, который перейдет в активное состояние и сформирует

0

0

5

862

единичный сигнал на выходе 9 ошибки устройства.

В машинном цикле чтения байта команды старшие разряды адреса обраще - ния сравниваются с кодом сегмента программы с помощью третьей схемы 12 сравнения. Далее все протекает аналогично циклу чтения, рассмотренному вьш1е. Единственньм отличием является то, что коды команд в случае некорректного чтения на нечетность не проверяются. Однако, если учесть, что рекомендуется каждую линию шины 5 данных микропроцессора 8 через резистор подключать к питанию, то прочитанная при некорректном чтении кодовая комбинация будет FF, , что соответствует команде перезапуска RSTy, т.е. при некорректном чтешш команды в худшем случае произойдет перезапуск программы.

Так функционирует устройство до тех пор, пока подпрограмма не кончится. Последняя команда подпрограммы RET исполняется так же, как описано вьш1е, и приводит к смене кода во втором регистре 4. Начинается контроль очередной подпрограммы и т.д.

Формула изобретения

Устройство для контроля микропроцессора, содержащее первый регистр, первый и второй элементы И, блок памяти, первую схему сравнения, триггер, причем информационный вход первого регистра является входом устройства для подключения к шине данных контролируемого икpoпpoцec сор а, входы устройства для подключения к выходу признака первого байта команды и к выходу чтения памяти контролиру- ембго микропроцессора подключены соответственно к первому и второму входам первого элемента И, выход которого подключен к синхровходу первого регистра, первый информационный вход первой схемы сравнения является входом устройства для подключения к шине адреса контролируемого микропроцессора, нулевой вход триггера подключен к входу устройства для подключения к выходу сброса контролируемого микропроцессора, прямой выход триггера является выходом ошибки устройства, отличающееся тем, что, с целью

0

5

0

5

0

5

повышения достоверности контроля, в устройство введены второй регистр, две схемы сравнения, дешифратор, два демультиплексора, два элемента ИЛИ, причем вход стробирования дешифратора и первый вход первого элемента ИЛИ подключены к входу устройства для подключения к выходу обращения к стеку контролируемого микропроцессора, выход первого регистра соединен с информационным входом дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого объединен с информационным входом первого демультиплексора и подключен к выходу чтения памяти контролируемого микропроцессора,выход второго элемента И соединен с синхровходом второго регистра, информационный вход и вход сброса которого являются входами устройства для подключения соответственно к шине адреса и выходу сброса контролируемого микропроцессора, пер- вые информационные входы второй и третьей схем сравнения подключены к

o

5

5

0

входу устройства для подключения к шине адреса контролируемого микропроцессора, выходы кодов сегмента 1выходных данных, входных данных и сегмента программы блока памяти подключены к вторым информационным входам соответственно первой, второй и третьей схем сравнения, выходы которых соединены соответственно с управляющим входом второго демульти- готексора, вторым и третьим входами первого элемента ИЛИ, выход которого соединен с управляющим, входом первого демультиплексора, первые выходы демультиплексоров являются соответственно выходами разрешения чтения и записи устройства, вторые выходы демультиплексоров соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого подключен к единичному входу триггера, информационный вход второго демультиплексора подключен к выходу записи памяти контролируемого микропроцессора.

Изобретение относится к вычислительной технике и может найти применение при построении микропроцессорных устройств. Цель изобретения - повышение достоверности контроля. Устройство содержит триггер 1, блок 2 постоянной памяти, первый и второй регистры 3, 4, первый и второй элементы И 5,6, первую схему сравнения. В устройство введены дешифратор 10, вторая и третья схемы 11, 12 сравнения, первый и второй элементы ИЛИ 13, 14, первый и второй демультиплекторы 15, 16. Устройство позволяет обнаруживать неправильную работу не только программного счетчика, но и других регистров микропроцессора, оно способно защитить память программ и данных от несанкционированного доступа: запрет записи гарантирует сохранение корректного результата предшествующего вычислительного цикла, запрет чтения гарантирует обнаружение ошибочной информации и восстановление процесса программными средствами микропроцессора. 1 ил.