Многоканальное устройство управления шаговым двигателем Советский патент 1993 года по МПК G05B19/40 

СО

с

Изобретение относится к автоматике и может быть использовано в автоматизированных системах управления. Целью изобретения является расширение области применения. С этой целью в устройство, содержащее системную шину данных, блок управления обмотками шаговых двигателей, контроллеры управления , каждый из которых содержит блок программного управления, блок постоянной памяти программ, первый и второй программируемые таймеры, параллельный интерфейс управления, регистр команд, введены регистр состояний, контроллер прерываний, системный контроллер, дешифратор адреса, блок оперативной памяти и группа элементов И-НЕ. В устройстве один контроллер управляет одновременно тремя шаговыми двигателями, а неодновременно - шестью и более в режиме полной автономии и с большим быстродействием. 7 ил,. 1 табл.

Изобретение относится к автоматике и может быть использовано в автоматизированных системах управления на базе цифровых вычислительных машин или микропроцессорных наборов.

Известно многоканальное устройство для управления шаговыми двигателями, содержащее системную шину данных, адреса и управления, адаптер интерфейса управления (регистр), блок сравнения, счетчик числа шагов, дешифратор, два триггера, генератор импульсов, элемент И-НЕ, причем адаптер интерфейса соединен первыми выходами поразрядно с первыми входами блока сравнения, подключенного вторым входом к выходу счетчика импульсов, генератор импульсов соединен выходом с первым входом элемента И-НЕ,

подключенного выходом к выходу счетчика импульсов, а вторым входом - к выходу первого триггера, связанного первым входом с шиной Выполнить, а вторым входом - с выходом блока сравнения и с первым входом второго триггера, связанного выходом с шиной Готовность, а вторым входом - с шиной Запись и с первым входом адаптера интерфейса.

Недостатком такого устройства является невозможность одновременного управления двумя и более шаговыми двигателями, поскольку число-импульсный код от интерфейса управления отрабатывается только двигателем, номер которого указан в управляющем слове.

Наиболее близким к предлагаемому решению является многоканальное устройстXI00

ч ю

3

во для управления шаговыми двигателями, содержащее системную шину данных, адреса и управления, интерфейс управления, блоки управления обмотками шаговых двигателей. Интерфейс управления выполнен многоканальным, каждый канал которого включает в себя программируемый блок ввода-вывода параллельной информации и Ьервц0 пр ограммируемый таймеры. Про- грам,мируемые блоки ввода-вывода параллельной информации соответствующими входами подключены к системной шине. В каждом канале управления введены блок программного управления, блок памяти, второй программируемый таймер, регистр приема, информационные входы которого соединены с соответствующими выходами первого программируемого таймера и программируемого блока ввода-вывода параллельной информации, а выходы регистра приема и блока памяти соединены с информационными входами блока программного управления, выходы которого соединены с управляющими входами второго программируемого таймера, первый выход которого соединен с входами синхронизации первого программируемого таймера и с одним информационным входом регистра приема, второй выход - с другим информационным входом регистра приема, третий выход - с входом управления первого канала второго программируемого таймера, с информационным входом программируемого блока ввода-вывода параллельной информации и с системной шиной.

В данном устройстве каждый канал интерфейса управления, в дальнейшем именуемый контроллером управления, служит только для отработки числа шагов, занесенных с системной шины в первый программируемый таймер. Все параметры, определяющие работу шагового двигателя, заносятся со стороны системной шины. Контроллер может управлять одновременно только одним приводом, закон разгона и торможения шагового двигателя жестко записаны в ПЗУ контроллера.

Целью изобретения является расширение области применения..

Для достижения этой цели в устройство, содержащее системную шину данных, блок управления обмотками шаговых двигателей, контроллеры управления, причем, каждый контроллер управления содержит блок программного управления, блок постоянной памяти программ, первый и второй программируемые таймеры, параллельный интерфейс управления, регистр команд, введены регистр состояний, контроллер прерываний, системный контроллер, дешифратор адреса, блок оперативной памяти, группа элементов И-НЕ, причем, входы синхронизации первого таймера соединены с выходом синхросигнала блока программного управления, управляющие входы первого таймера соединены с управляющими входами второго таймера и с первой группой выходов параллельного интерфейса управления, выходы первого таймера сое0 динены с входами синхронизации второго таймера, с первой группой входов запроса прерываний контроллера прерываний и первой группой входов блока элементов И- НЕ, выходы второго таймера соединены с

5 второй группой входов запроса прерываний контроллера прерываний и второй группой входов блока элементов И-НЕ, третья группа входов которого соединена с второй группой выходов параллельного интерфей0 са управления и являются первой группой выходов контроллера управления, которые соединены с группой входов разрешения блока управления обмотками шаговых двигателей, выходы блока элементов И-НЕ и

5 третья группа выходов параллельного интерфейса являются, соответственно, второй и третьей группами выходов контроллера управления, которые, соответственно, соединены с группами входов тактирования и

0 выбора направления блока управления обмотками шаговых двигателей, выход запроса прерывания контроллера прерываний соединен с одноименным выходом системного контроллера, выходы чтения и записи

5 блока программного управления соединены с одноименными входами системного контроллера, выход системного контроллера Запись в память соединен с входом управления записью блока оперативной памяти,

0 выход системного контроллера Чтение из памяти соединен с одноименными входами блоков оперативной и постоянной памяти программ, выход системного контроллера Запись в устройства ввода5 вывода соединен с одноименными входами контроллера прерываний, первого и второго таймеров, параллельного интерфейса управления и регистра состояний, выход системного контроллера чтение из устройст0 ва ввода-вывода соединен с одноименными входами контроллера прерываний, первого и второго таймеров, параллельного интерфейса управления и регистра команд, входы Выбор устройства регистра команд и регистра

5 состояний соединены с первым выходом дешифратора адреса, остальные выходы дешифратора адреса соединены с соответствующими входами Выбор устройства блоков оперативной и постоянной памяти программ, контроллера прерываний, первого и второго таймеров, параллельного интерфейса управления, соответствующие выходы разрядов адреса блока программного управления соединены с адресными входами блоков оперативной и постоянной памяти, контроллера прерываний, параллельного интерфейса управления, первого и второго таймеров, с адресными входами дешифратора адреса, управляющие входы дешифратора адреса соединены: один - с шиной единичного потенциала, два других - с шиной нулевого потенциала, выходы разрядов данных блока программного управления соединены с входами разрядов данных системного контроллера, выходы разрядов данных которого соединены с выходами блока постоянной памяти программ, регистра команд и с входами разрядов данных блока оперативной памяти, контроллер а прерываний, первого и второго таймеров, параллельного интерфейса управления и регистра состояний, выход сигнала строб блока программного управления соединен с одноименным входом системного контроллера, выходы разрядов данных регистра состояний и аналогичные входы регистра команд соединены с системной шиной, с которой соединены вход записи регистра команд и вход чтения регистра состояний.

В заявленном многоканальном устройстве один контроллер управляет одновременно тремя шаговыми двигателями, а не одновременно шестью и более, в режиме полной автономии и с большим быстродействием.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - принципиальная схема регистра команд 1 и регистра состояний 2; на фиг. 3 - принципиальная схема блока программного управления 3, системного контроллера 4 и дешифратора 5; на фиг. 4 - принципиальная схема блока оперативной памяти и блока постоянной памяти программ; на фиг. 5 - принципиальная схема контроллера прерываний, программируемых таймеров, параллельного интерфейса управления, группы элементов И-НЕ; на фиг. б - укрупненная структурная схема программ работы контроллера управления; на фиг. 7 - циклограмма работы таймеров. . Устройство содержит контроллеры управления, каждый из которых содержит регистр 1 команд, регистра 2 состояний, блок 3 программного управления, системный контроллер 4, дешифратор 5 адреса, блок 6 оперативной памяти, блок 7 постоянной памяти программ, контроллер 8 прерываний, первый 9 и второй 10 программируемые таймеры, параллельный интерфейс 11 управления и группу элементов И-НЕ 12. Устройство содержит также системную шину 13 данных и блок 14 управления обмотками шаговых двигателей.

5Регистр команд 1 и регистр состояний 2 используются для обмена контроллера с системной шиной 13. В регистр команд 1 со стороны системной шины заносятся команды, а также оперативная информация, необ- 10 ходимая для работы контроллера. Через регистр состояний 2 контроллер подтверждает правильность приема команд, а также фиксирует свое состояние в процессе работы,

15 В регистр команд 1 запись осуществляется со стороны системной шйныТа считывание - со стороны контроллера. В регистр состояний 2 запись осуществляется контроллером, а считывание - системной ши- 0 ной.

Блок программного управления 3 (фиг. 3) состоит из однокристального микропроцессора (ДД2) и генератора тактовых импульсов (ДД1).

5 Микропроцессор ДД2 считывает на ПЗУ команды, выполняя указанные в них действия.

Генератор тактовых импульсов ДД1 обеспечивает синхронную работу микро- 0 процессора и других узлов контроллера путем генерации сигналов Ф1, Ф2, STSTB, Ф2ТТ1.

Системный контроллер 4 (ДД4, фиг. 3) обеспечивает формирование и буфериза- 5 цию управляющих сигналов: чтение памяти MEMR; запись в память MEM; чтение устройств в/в 1/OR; запись в устройства в/в 1/0; подтверждение прерывания 1 ТА.

Дешифратор 5 (ДДЗ, Фиг. 3) формирует 0 сигналы выбора устройств.

Память контроллера состоит из блока 6 оперативной памяти (ДД1, фиг. 4) и блока 7 постоянной памяти программ (ДД2, фиг. 4).

Блок 7 хранит программу работы конт- 5 роллера, таблицу уставок для работы шаговых двигателей.

Блок 6 обеспечивает временное хранение промежуточных результатов вычисле0 ний, а также оперативную информацию, получаемую с системной шины.

Контроллер прерываний 8 (ДДЗ, фиг. 5), первый и второй программируемые таймеры 9, 10 (ДЦ1. ДД2, фиг. 5), параллельный

5 интерфейс 11 (ДД4, фиг, 5) и группа элементов И-НЕ 12 (ДД5, ДДб, фиг. 5)используются для управления шаговыми двигателями. С их помощью формируются сигналы длительностью 0,5 мк с и программируемым интервалом между ними.

Соответствие входов-выходов блоков 1-12 и сигналов микросхем представлено в таблице.

Однокристальный микропроцессор (ДД2, фиг. 3) имеет 16-разрядную шину ад- реса и 8-разрядную шину данных. Шина адреса обеспечивает адресацию внешней памяти и устройств ввода/вывода.

Разряды АО ... А10 подключены к адрес- ным входам блока б оперативной памяти (ДД1, фиг. 4) и адресуют 2048 ячеек.

Разряды АО ... А12 подключены к адресным входам блока 7 постоянной памяти программ (ДД2, фиг. 4) и адресуют 8196 ячеек. Три старших разряда шины адреса А12 ... А15 поступают на цифровые входы дешифратора адреса 5 (ДДЗ, фиг. 3) и в зависимости от состояния этих шин на одном из выходов дешифратора 5 формируется уро- вень логического О - выбор устройств, который поступает на входы выбираемых микросхем.

При такой организации дешифратора 5 все адресное пространство микропроцессо- ра (64 Кбайт) оказывается разделенным на 8 блоков по 8 Кбайт.

Блок 7 постоянной памяти программ занимает адресное пространство О ...1FFF и выбирается сигналом с нулевого выхода де- шифратора 5.

Блок 6 оперативной памяти - 2000 ... 27FFF, выбирается сигналом с 1-го выхода дешифратора 5.

Сигналы с выходов 2,3, 4,5, 6 дешифра- тора 5 используются для выбора одного из устройства ввода-вывода контроллера 8 прерываний, таймеров 9,10, параллельного интерфейса 11, регистра 1 команд и регистра 1 состояний.

Последний выход используется для адресации двух регистров 1, 2, что возможно благодаря тому, что регистр 1 командтолько читается, а в регистр 2 состояний информа- ция только записывается.

Шина данных (ДО ... Д7) обеспечивает двусторонний обмен информацией микропроцессора с памятью и устройствами ввода/вывода при обработке данных и команд.

Сигнал ДВТЫ (ДД2, фиг, 3) - Чтение - выходной сигнал, показывающий, что шина данных находится в режиме приема, т.е. микропроцессор ожидает поступления данных от памяти или устройств ввода/вывода.

Сигнал WR (ДД2, фиг. 3) - Запись - выходной сигнал, показывающий, что микропроцессор выдал на шину данных информацию для записи в память или устройств ввода-вывода.

Сигналы ДО .,, Д7, DB1N и WR поступают на одноименные входы системного контроллера 4 (ДД4, фиг.- 3).

В начале каждого машинного цикла микропроцессор выставляет на шину данных статусную информацию, которая сообщает типе текущей операции. По сигналу STSTB, поступающему с генератора тактовых импульсов (ДД1, фиг. 3) на вход системного контроллера 4, статусная информация системным контроллером 4 запоминается.

При наличии соответствующей статусной информации и сигнала DB1N системный контроллер 4 генерирует управляющие сигналы:.

MEMR - Чтение памяти,

I/OR - чтение устройства ввода-вывода;

NTA - подтверждение прерывания.

Аналогично управляющие сигналы;

MEMW - запись в память ;

Г/OW - запись в устройства ввода-вывода являются следствием логической комбинации статусной информации и сигнала WR микропроцессора.

С системного контроллера 4 сигналы шины данных и управляющие сигналы подводятся к микросхемам памяти и устройствам ввода-вывода.

Первый и второй программируемые таймеры 9, 10 (ДД1, ДД2, фиг. 5) формируют программно управляемые временные задержки и состоят из трех независимых иден- тичных программируемых 16-разрядных вычитающих счетчиков.

Обмен информацией между таймерами 9, 10 и микропроцессором осуществляется по шине данных ДО ... Д7 управляющими сигналами WR и RD.

Адресные разряды АО, А1 определяют номер счетчика, к которому происходит обращение.

СЕ - выбор микросхемы. Пока микросхема не выбрана, никакие операции записи или чтения в ней невозможны.

CLKO, CLK1, CLK2 - входные сигналы для синхронизации работы счетчиков. Для таймера 9 (ДД1, фиг. 5) сигналами синхронизации являются импульсы Ф2ТТЦ поступающие с генератора тактовых импульсов (ДД1, фиг. 03). Для таймера 10 сигналами синхронизации являются выходные сигналы с таймера 9.

GO, G1, G2 - входные сигналы, разрешающие работу счетчиков. Эти разрешающие сигналы поступают с выходов параллельного интерфейса 11 РСО. РС1, РС2 (ДД4, фиг. 5).

ОИТО, ОИТ1, ОИТ2 - выходные сигналы счетчиков таймера.

Микросхема программируемого таймера программируется путем записи в нее уп- равляющих слов, которые определяют режим, очередность загрузки, тип счета. После программирования таймер готов к вы- полнению задач, связанных с отсчетом времени. Каждый из счетчиков может работать в одном из шести режимов,

Счетчики таймера 9 запрограммированы на режим генератора частоты, таймера 10 - на прерывание терминального счета.

Программируемый контроллер 8 прерывания обслуживает до восьми запросов на прерывания микропроцессора, поступающих от внешних устройств

ДО ... Д7 - шина данных. Обеспечивает двухсторонний обмен информацией между микропроцессором и микросхемой.

CS - выбор микросхемы программируемого контроллера прерывания 8. Присутст- вне сигнала позволяет обращаться к микросхеме.

WR - вход записи позволяет записать с шины данных в контроллер 8 прерываний слова команд инициализации и операции.

RD - вход чтения позволяет микросхеме выдать на шину данных содержимое регистра запросов прерывания, рабочего регистра, обслуживаемых запросов,.- регистра маски, двоично-десятичный код запроса прерывания.

АО - адресный вход позволяет адресовать два внутренних регистра контроллеру прерываний в режиме программирования.

INT - выход запросов прерывания.мик- росхемы. .

INTA - подтверждение прерывания.

Три импульса INTA, поступающие с системного контроллера 4 вызывает выдачу микросхемой контроллера 8 прерываний на шину данных трехбайтной команды CALL.

IRO ... R7 - на эти входы подаются запросы прерывания от внешних устройств. В нашем случае, на 6 входов проходят сигналы с выходов таймера 9 и 10.

Контроллер 8 прерываний позволяет осуществлять прерывание основной программы микропроцессора по одному из запросов, поступивших на входы РО ..Г Р7. Кроме того, он позволяет осуществлять:

а) считывание ожидающих обслуживания и обслуженных запросов, маскирование любого входа запроса;

б) демаскирование запроса,заблокиро- ванного обслуженным запросом с более высоким уровнем приоритета;

в) прерывание подпрограммы обслужи- вания при поступлении запроса с более вы- соким уровнем приоритета;

РСО .., РС2

г) хранение и стирание по программе любого обслуженного запроса.

д) циклический сдвиг приоритетного кольца поступивших запросов.

Получив, запросы на прерывание, контроллер 8 прерываний определяет, какой из поступивших запросов обладает наивысшим приоритетом и выдает сигнал INT в микропроцессор. После получения на входе INTA микросхемы подтверждения прерывания микросхема выдает трехбайтную команду CALL, два байта которой представляют собой адрес подпрограммы обслуживания устройства, пославшего запрос.

При этом микропроцессор по завершении текущей команды запоминает содержимое счетчика команд и осуществляет переход по адресу подпрограммы обслуживания прерывания. После выполнения подпрограммы осуществляется возврат к продолжению выполнения прерванной программы.

Контроллер 8 прерываний может работать в нескольких режимах, которые устанавливаются программным путем. Алгоритм задания приоритета также устанавливается программным путем. Приоритеты, закрепленные за внешними устройствами, могут быть изменены в процессе выполнения программы.

Программируемый параллельный интерфейс 11 управления представляет собой три 8-разрядных регистра РА, РВ и PC, с помощью которых можно организовать однонаправленный синхронный и асинхронный, а также двунаправленный обмен. . Режим работы задается программным путем записью управляющего слова. В данном устройстве все три регистра запрограммированы на выдачу информации.

ДО ... Д7 - шина данных обеспечивает двухсторонний обмен информацией между микропроцессором и микросхемой;

СЕ - выбор микросхемы позволяет обращаться к микросхеме;

WR - вход записи позволяет записать с шины данных в регистры управляющее слов и данные;

RD - вход чтения позволяет микросхеме выдать на шину данных содержимое регистров;

АО, А1 - адресные входы, позволяют адресовать регистры при выдаче информации и записи управляющих слов при программировании.

выходы регистров

Устройство работает следующим образом.

При включении питания микропроцессор блока программного управления 3 начинает работать по программе, записанной в блоке постоянной памяти 7, выбирается первая команда из ячейки с адресом 0000. В начальных адресах блока 7 находится подпрограмма инициализации, в ходе выполнения которой производится программирование таймеров 9, 10, параллельного интерфейса 11, контроллера прерываний 8, после чего микропроцессор переходит на опрос содержимого регистра команд 1. Получив команду из системного канала, микропроцессор начинает выполнять подпрограмму управления работой одного, двух или трех шаговых двигателей.

Три счетчика таймера 9 запрограммированы на выдачу коротких импульсов с переменным интервалом между ними, а три счетчика таймера 10 подсчитывают общее число шагов перемещения (фиг. 7).

В счетчики таймера 9 программно вводятся нужные уставки, устанавливается высокий уровень на входах разрешения GO, G1. G2, а на входы CLKO, CLK1, CLK2 посту- haiOT счетные импульсы Ф2ТТ1 из блока программного управления 3 (фиг. 3 и 4).

После отсчёта задержки на выходах счетчиков таймера 9 (ДД1, фиг. 5) формируются импульсы, которые поступают на входы запроса прерывания 1R контроллера прерываний 8 (ДДЗ, фиг. 5). На выходе контроллера прерываний 8 (ДДЗ. фиг. 5) генерируется запрос прерывания 1 Т, который поступает на вход микропроцессора блока программного управления 3 (ДД2, фиг. 3). Микропроцессор заканчивает выполнение текущей команды и уходит в режим прерывания. С системного контроллера 4 (ДД4,

Формула изобретения Многоканальное устройство управления шаговым двигателем, содержащее системную шину данных, блок управления обмотками шаговых двигателей, контроллеры управления, причем каждый контроллер управления содержит блок программного управления, блок постоянной памяти программ, первый и второй программируемые таймеры, параллельный интерфейс управления, регистр команд, отличающееся тем, что, с целью расширения области применения, в каждый контроллер управления введены регистр состояний, контроллер прерывания, системный контроллер, дефиг. 3) сигнал подтверждения прерывания 1 ТА поступает на вход контроллера прерывания 8 (ДДЗ, фиг. 5). Микропроцессор блока управления 1 начинает обрабатывать этот запрос, в результате чего в счетчик таймера 9 вводится новая уставка и т.д. Одновременно импульсы с таймера 9 (ДД1, фиг. 5) поступают на входы синхронизации таймера 10 (ДД2, фиг. 5), который

подсчитывает их количество и на выходах которого (ДД2, фиг. 5) имеет импульсы длительностью, равной времени работы соответствующего шагового двигателя. По окончании подсчета общего числа шагов

также формируются, запросы прерывания (ДДЗ. фиг. 5).

Параллельный интерфейс 11 (ДД4, фиг. 5) управляет работой таймеров по входам разрешения GO, G1, G2 (ДД1, ДД2, фиг. 5),

а также вырабатывает сигналы прямо реверс выходы порта РВ (ДД4, фиг. 5) и

разрешение работы соответствующего

двигателя - выходы порта РА (ДД4, фиг. 5).

Каждый канал можно использовать для

работы не одного, а нескольких шаговых двигателей в случае, если они работают не одновременно. Эта возможность для использования каждого канала для двух двигателей реализована группой элементов

И-НЕ 12 (ДД5, ДД6, фиг. 5), на два входа которых поступают импульсы с выходов таймеров 9, 10, а на третьи входы подаются разрешения с шести выходов порта РА параллельного интерфейса 11.

После отработки каждого шагового двигателя в регистр 2 состояний записывается информация об окончании работы.

Устройство позволяет использовать, например, для. 2 одновременно работающих

шаговых двигателей три контроллера вместо девяти по схеме прототипа.

шифратор адреса, блок оперативной памяти, группа элементов И-НЕ, причем входы синхронизации первого таймера соединены с выходом синхросигнала блока программного управления, управляющие входы первого таймера соединены с управляющими входами второго таймера и первой группой выходов параллельного интерфейса управления, выходы первого таймера соединены с входами синхронизации второго таймера, с первой группой входов запроса прерываний контроллера прерываний и первой группой входов блока элементов И-НЕ, выходы второго таймера соединены с второй группой входов запроса прерываний контроллеpa прерываний и второй группой входов блока элементов И-НЕ, третья группа входов которого соединена с второй группой выходов параллельного интерфейса управления и является первой группой выходов контроллера управления, которые соединены с группой входов разрешения блока управления обмотками шаговых двигателей, выходы блока элементов И-НЕ и третья группа выходов параллельного интерфейса являются соответственно второй и третьей группами выходов контроллера управления, которые соответственно соединены с группами входов тактирования и выбора направления блока управления обмотками шаговых двигателей, выход запроса прерывания контроллера прерываний соединен с одноименным выходом системного контроллера, выходы чтения и записи блока про- граммного управления соединены с одноименными входами системного контроллера, выход системного контроллера Запись в память соединен с входом управления записью блока оперативной памяти, выход системного контроллера Чтение из памяти соединен с одноименными входами блоков оперативной и постоянной памяти программ, выход системного контроллера Запись в устройства ввода-вывода соединен с одноименными входами контроллера прерываний, первого и второго таймеров, параллельного интерфейса управления и регистра состояний, выход системного контроллера Чтение из устройств ввода-вывода соединен с одноименными входами контроллера прерываний, первого и второго таймеров, параллельного интерфейса управНомер входа и выхода блока

Вход данных со стороны системной шины Выход данных

Выход сигнала выбора устройства со стороны контроллера управления

Вход сигнала Чтение

Вход сигнала выбора устройства со стороны системной шины Выход сигнала Запись Выход данных Вход данных

Вход сигнала выбора устройства со стороны контроллера Вход сигнала Запись

Вход сигнала выбора устройства со стороны системной шины Вход сигнала Чтение Выход разрядов адреса Вход/выход данных Выход сигнала Чтение

ления и регистра команд, входы Выбор устройства регистра команд и регистра состояний соединены с первым выходом дешифратора адреса, остальные выходы дешифратора адреса соединены с соответствующими входами Выбор устройства блоков оперативной и постоянной памяти программ, контроллера прерываний первого и второго таймеров, параллельного интерфейса управления, соответствующие выходы разрядов адреса блока программного управления соединены с адресными входами блоков оперативной памяти, контроллера прерываний, параллельного интерфейса управления, первого и второго таймеров, с адресными входами дешифратора адреса, управляющие входы дешифратора адреса соединены один - с шиной единичного потенциала, два других - с шиной нулевого потенциала, выходы разрядов данных блоков программного управления соединены с входами разрядов данных системного контроллера, выходы разрядов данных которого соединены с выходами блока постоянной памяти программ регистра команд и с входами разрядов данных блока оперативной памяти, контроллера прерываний, первого и второго таймеров, параллельного интерфейса управления и регистра состояний, выход сигнала строб блока программного управления соединен с одноименным входом системного контроллера, выходы разрядов данных регистра состояний и аналогичные входы регистра команд соединены с системной шиной, с которой соединены вход записи регистра команд и вход чтения регистра состояний.

Наименование сигнала

Номер входа и выхода блока

з:26

7,14-7.21

Выход сигнала Запись

Выход синхросигнала

Вход сигнала Запрос прерывания

Выход сигнала Т ТВ - строба статуса

Вход/выход данных

Вход/выход данных

Вход сигнала Чтение.

Вход сигнала Запись

Выход сигнала Подтверждение прерывания

Выход сигнала Чтение памяти

Выход сигнала Запись в память

Выход сигнала Запись в устройства в/в

Вход сигнала строба статуса

Вход разрядов адреса

Выбор регистров Р к/Рс .

Выбор блока постоянной памяти программ

Выбор блока оперативной памяти

Выбор параллельного интерфейса-управления

Выбор контроллера прерываний

Выбор первого таймера

Выбор второго таймера

Вход разрядов адреса

Вход/выход данных

Вход сигнала выбора блока оперативной памяти

Вход сигнала Чтение памяти

Вход сигнала Запись в память

Вход разрядов адреса

Выход данных

Вход сигнала работ блока постоянной памяти программ

Вход сигнала Чтение памяти

Вход/выход данных

Входы запросов прерывания

Выход сигнала запроса прерывания

Вход сигнала Подтверждение прерываний

Вход сигнала Запись в устройства в/в

Вход сигнала выбора устройства

Вход сигнала Чтение устройств в/в

Вход нулевого разряда шины адреса АО

Вход/выход данных

Входы управления счетчиков таймера

Выходы счетчиков таймера

Входы синхронизации счетчиков таймера

Вход сигнала Чтение устройств в/в

Вход сигнала Запись в устройство в/в

Вход нулевого разряда шины адреса АО

Вход сигнала выбора устройства

Вход первого разряда шины адреса А1

Вход/выход данных

Входы синхронизации счетчиков таймера

Входы управления счетчиков таймера

Выходы счетчиков таймера

°А УД§ЕРГ9-.,,-..

Продолжение таблицы

Наименование сигнала

Номер входа и выхода блока

.11.25

Вход сигнала Чтение устройств в/в

Вход первого разряда шины адреса А1

Вход сигнала Запись в устройство в/в

Вход сигнала выбора устройства

Вход/выход данных

Выход сигналов Прямо-реверс - выход контроллера управления

Выход сигналов Разрешение - выход контроллера управления

Выходные сигналы управления для таймеров

Вход сигнала выбора устройства

Вход кулевого разряда шины адреса АО

Вход первого разряда шины адреса А1

Вход сигнала Запись в устройства в/в .

Вход сигнала Чтение устройств в/в

Входные сигналы с параллельного интерфейса

Входные сигналы с первого таймера

Входные сигналы с второго таймера

Выходные сигналы Ти - выход контроллера управления

Я

02

гЫ

V

Продолжение таблицы

Наименование сигнала.

III

7ZJ

jSJ

u

w

o

f

3 Ь-и

sail n f

5 5

c,

p 4;

k Ј {

. ;

5 t

J t

O «a-j --Ј

s:

Vx

0166Ш

Загрузка№ гг-, счетчиков таймера Ю

Загрузка ,а°, 2™ У счетчикоо таймере

Фаг. 6

SJ

j

:эI

I

i I

CJ

.8

о

I

a: о

CM

I

.fST

IE- ill

ill

едактор Т. Шагова

«%$

C3

°II

Hi

о Е

Составитель И. Слинько Техред М.Моргентал

ex

ъ

Корректор О. Кравцова