Устройство для контроля программ Советский патент 1987 года по МПК G06F11/28 

блок постоянной памяти хранит коды этих устройств, выбираемые по состоянию шины адреса. При этом с помощью шифратора обеспечивается кодирование некорректных обращений к устройствам микропроцессорной системы. Сопоставление значений выходных сигналов шифратора с кодами устройств, к которым осуществляется обращение, реализуется мультиплексором. При несоответствий этих сигналов устанавливается триггер, фиксирующий наличие ошибки при обращении к некоторому устройству контролируемой системы. Для обнаружения некорректных комбинаций сигналов на шине управления они разделены на две группы. Несовместимые во времени управляющие сигналь подаются, непосредственно на входы порогового элемента. Совместимые во времени управляющие сигналы поступают на дешифратор, выходные сигналы которого, соответствующие разрешенным комбина-. ция-м, объединяются с помощью элемента ИЛИ и также поступают на вход порогового блока. Он имеет порог срабатывания, равный двум. При достижении этого порога, что соответствует запрещенной комбинации сигналов на ши- ,не управления, на выходе порогового

1

. Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем.

Цель изобретения - повышение до- стЪверности контроля.

На фиг,1 изображена структурная схема устройства; на фиг.2 - пример реализации порогового блока.

Устройство для контроля программ содержит последовательно соединенные блок 1 постоянной памяти, первый регистр 2, первый дешифратор 3 и первый блок 4 элементов индикации, шифратор 5, вход которого подключен к управляющей шине 6 контролируемой микропроцессорной системы, мультиплесор 7, информационный вход которого соединен с выходом шифратора 5, а

блока появляется импульс, устанавливающий в единичное состояние триггер, что приводит к активизации выхода синтаксической ошибки устройства. Выходные сигналы дешифратора, соответствующие запрещенным комбинациям совместимых во времени управляющих сигналов, также объединяются на другом эле менте ИЛИ и возбуждают триггер ошибки. Выход ошибки устройства соединяется с входом запроса прерывания процессора системы. Это обес- печив ает переход к выполнению подпрограммы обработки прерываний по синтаксической ошибке с целью принятия необходимых действий. Одновременно с обнаружением ошибки любого типа осуществляются запоминание и индикация информации, позволяющей идентифицировать тип синтаксической ошибки. Эта информация может использоваться при ремонте контролируемой микропроцессорной системы. Устройство содержит блси 1 постоянной памяти, первый 2 и второй 16 регистры, первый 3 и . второй 12 дешифраторы, первый и второй 17 блоки индикации, мультиплексор 7, триггер 9, пороговый блок 13, первый 14, второй 15, третий 18, и четвертый 19 элементы ИЛИ. 2 ил.З табл

управляющий вход - с выходом блока 1 постоянной памяти, вход которого подключен к адресной шине 8 контролируемой микропроцессорной системы триггер 9, выход которого является выходом 10 ошибки устройства, а вход сброса соединен с входом 11 сброса устройства и входом начальной установки первого регистра 2, вход синхронизации которого соединен с выходом мультиплексора 7, второй дешиф- , ратор 12 и последовательно соединенные пороговый блок 13, первый 14 и второй 15 элементы ИЛИ, выход последнего соединен с единичным входом триггера 9, а второй вход - с выходом мультиплексора 7, второй регистр 16 и второй блок 17 элементов Индикации, группа входов которого соедил

иена с ныходом второго регистра 16, тактовый вход которого соединен с выходом нервого элемента ШШ 14, вход начальной установки - с входом И сброса устройства, а информационный вход подключен к управляюп1ей шине 6 контролируемой микропроцессор13

нук) память (ОЗУ) в которой организуется стек, и устройства ввода-вывода (УВВ), На стадии программирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы определенную адрес- ную зону. При этом часть адресного

НОИ системы, первая группа линий которой соединена с группой входов поро- ю пространства остается неиспользован- гового блока 13, а вторая группа ли- ной.

НИИ - с входом второго дешифратора Для обращения к конкретному устрой- 12, первая группа выходов которого ству микропроцессор формирует на шине через третий элемент ИЛИ 18 подключе- адреса соответствующий код, обеспечи- на к входу порогового блока 13, а вто-15 вающий активацию выбранного устройстрая группа выходов через четвертый элемент ИЛИ 19 соединена с вторым входом первого элемента ИЛИ 14.

Пример реализации порогового блока 13 приведен для случая, когда не- 20 определить устройство, к которому осуобходимо контролировать состояние шестиразрядной входной шины 20. При этом в состав порогового блока 13 входят три одноразрядных сумматора 21-23

и элемент ИЛИ 24, выход которого явля-25 за каким-либо устройством микропро- ется выходом 25 порогового блока 13, цессорной системы. Пусть-, например,

а входы соединены с выходами перено - са всех одноразрядных сумматоров, выходы суммы одноразрядных сумматоров 21 и 22 подключены к одному из вхо- дов одноразрядных сумматоров 22 и 23 соответственно, остальные входы одноразрядных сумматоров 21-23 являются входами порогового блока. При этом входная шина является семиразрядной. Поскольку необходимо контролировать только шесть разрядов, то седьмая линия входной шины не используется и подключена к нулевому потенциалу (логический ноль).

Устройство работает следующим образом.

Оно обеспечивает контроль программ наиболее распространенной микропроцессорной системы с тремя шинами: шиной адреса, шиной данных и шиной управления. Для обеспечения контроля микропроцессорной системы вход 6 предлагаемого устройства подключается к управляющей шине контролируемой системы, вход 8 - к. старшим разрядам ее адресной шины, вход 11 сброса - к цепи сброса микропроцессора, а выход 10 сигнала синтаксической ошибки 10 - к входу запроса прерывания микропроцессора. В общем случае контролируемая микропроцессорная система содержит постоянную память (ПЗУ), оператив323

нук) память (ОЗУ) в которой организуется стек, и устройства ввода-вывода (УВВ), На стадии программирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы определенную адрес- ную зону. При этом часть адресного

ю пространства остается неиспользован- ной.

ва. Для упрощения селекции выбираемого устройства распределение адресов осу ществляется таким образом, чтобы по старшим разрядам адреса можно было бы

ществляется обращение. Количество используемых для этого старших разрядов определяется минимальным объемом адресного пространства, закрепляемого

для идентификации выбираемого устройства систе№1 использовано пять разрядов А 15, А 14, А 13, А 12, А I1

30 адресной шипы и зоны адресного пространства распределены в соответствии с табл.1.

При таком составе контролируемой микропроцессорной системы устройство,

25 к которому осуществляется обращение, может быть указано трехразрядным кодом. Перекодирование входного микропроцессорного кода на старших разрядах пшны 8 адреса в код, указывающий

40 тип выбираемого устройства, осущест- вляется блоком 1 постоянной памяти. Для этого в нем по соответствущим адресам хранятся коды устройств микропроцессорной системы. Пусть код ПЗУ 45 001, код ОЗУ - 010, код стека - Oil, код УВВ - 100, а код неиспользованной зоны - 000. Тогда в блоке I постоянной памяти должны храниться коды в соответствии с табл.2.

5Q Таким образом, при обращении микропроцессора к какому-либо конкретному устройству системы на выходах блока 1 постоянной памяти формируется соответствующий код и мультиплексор 7

д выбирает соответствующий информационный вход, подключенный к одному из выходов шифратора 5, вход которого подключен к управляющей шине 6 контролируемой системы. В состав шины управления типовой микропроцессорной системы входят следующие сигналы: чтение памяти - ЧТ; запись в память - 311; ввод - ВВ; вывод - ВЫВ; загрузка, в стек - ЗСТ; извлечение из стека - ИСТ; чтение первого байта команды - Ml; подтверждение прерывания - nilPi

При этом предполагается, что все эти сигналы стробированы соответствующими строб-сигналами микропроцессора Прием (DVIN) или Запись (VII)

Совершенно очевидно, что при нормальном функционировании системы ми- кропроцессор генерирует управляющие сигналы в строгом соответствии с устройством, к которому обращается, Нарушение этого соответствия свидетельствует об отказе или сбое в системе .и является синтаксически некорректной ситуацией. Шифратор 5 обеспечивает кодирование этих ситуаций в соответствии с допустимыми комбинациями управляющих сигналов. Функциони рование шифратора 5 описывается табл.3 его истинности.

Каждый разряд выходного кода шифратора 5 соответствует устройству контролируемой микропроцессорной

системы (YO - неиспользуемая зона ад- зо писи числа в зону ПЗУ в результате

Y

реского пространства; Y - ПЗУ; ОЗУ; YI стек; Y - устройства ввода-вывода) . Единицы в правой части соответствуют некорректным, а нули - корректным ситуациям. Например, для ПЗУ некорректными входными сигналами являются ЗП, ВВ, ВЬЕВ, ЭСТ, ИСТ. Для неиспользованной зоны адресного пространства любой управляющий сигнал будет некорректным.

Для обнаружения некорректных ситуаций в контролируемой системе необходимо значения выходного кода шифратора 5 сопоставить с устройством, к которому осуществляется обращение по ад15есной шине 6 в текущий момент времени. Это осуществляется мультиплексором 7. При нормальной работе микропроцессорной системы исполняемью ко35

сбоя косвенного адреса или отказа одной из линий адресной шины и т.п. Некорректным является также любое обращение к неиспользуемой зоне адресного пространства.

При возникновении подобной некорректной синтаксической ситуации работа устройства описывается следующей последовательностью событий. Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 7 код устройства микропроцессорной системы, к которому должно производиться обращение Благодаря этому среди с информационнь1х входов мультиплексора 7 выбирается тот, который связан с соответствующим выходом шифратора 5. При некорректной ситуации код адрес40

ной зоны выбираемого устройства не манды корректны, поэтому на соответст- соответствует- комбинации управляющих вующем выходе шифратора 5 и на выходе сигналов на шине 6 управления. Поэтому на выбранном информационном входе мультиплексора 7 всегда присутствует логическая единица (табл.3), и на его выходе появляется сигнал, свидетельствующий об ошибке. Этот сигнал через элемент ИЛИ 15 поступает на установочный вход триггера 9, переводя его в единичное состояние. В резульмультиплексора 7 имеется постоянный уровень логического нуля. Это связано с тем, что на управляющих входах мультиплексора 7 блок 1 постоянной памяти устанавливает код устройства, к которому идет обращение, и выбирается соответствующий информационный вход ;мультиплексора 7. Последний подклю55

чен к соответствующему выходу шифратора 5 (табл.2), где единицами закодированы только некорректные обраще- НИЛ (табл.З). Поскольку на выходмуль- типлексора 7 сигнал не поступает, регистр 2 остается в обнуленном состоянии, которое установлено при сбросе микропроцессорной системы через

вход 11 сброса устройства. Пулевой код с выхода регистра 2 поступает на вход дешифратора 3, в результате чего на его нулевом выходе устанавливается активный потенциал. Это приводит

к засветке соответствующего элемента индикации блока 4 элементов индикации,, свидетельствующего о синтаксически правильной работе процессора (например, зеленого цвета).

При исполнении процессором микро-- процессорной системы программы в результате сбоя, или отказа его эле- ментов возможно возникновение некорректной ситуации при обращении к

какому-либо устройству системы. К таким ситуациям относятся попытка извлечения команды из зоны оперативной памяти в результате сбоя программного счетчика процессора, попытка за5

сбоя косвенного адреса или отказа одной из линий адресной шины и т.п. Некорректным является также любое обращение к неиспользуемой зоне адресного пространства.

При возникновении подобной некорректной синтаксической ситуации работа устройства описывается следующей последовательностью событий. Блок 1 постоянной памяти устанавливает на управляющих входах мультиплексора 7 код устройства микропроцессорной системы, к которому должно производиться обращение Благодаря этому среди с информационнь1х входов мультиплексора 7 выбирается тот, который связан с соответствующим выходом шифратора 5. При некорректной ситуации код адрес0

113

тате этого на выходе 10 ошибки устройства появляется активный уровень, свидетельствующий об ошибке. Одновременно импульс с выхода мультиплексо- ра 7 поступает на вход синхронизации регистра 2. Благодаря этому в него записывается код устройства контролируемой микропроцессорной системы, при обращении к которому происходит некорректное обращение. Этот код декодируется деишфратором 3 и в блоке 4 элементов индикации высвечивается соответствующий элемент, свидетельст

вующий о том, что произошла синтакси- 15 Ввод, то это также приводит к одновременной выгрузке на шину данных информации из процессора и устройства ввода, что может вызвать ее непредсказуемое искажение. Если же при досто- 20 верном активном уровне сигнала Ввод устанавливается ложный активный уровень сигнала Вывод, то это приводит к ложной записи информации, предназначенной для ввода в процессор, в

ческая ошибка определенного типа (например, красного цвета). Так, например, при попытке извлечения команды из зоны СЗУ на выходе блока 1 постоянной памяти согласно табл.2 устанавливается код 010, и, соответственно, выбирается вход мультиплексора 7, связанный с выходом Y шифратора 5 ( 010). Согласно табл.3

сигнал Ml, поступивший на вход шифра- 25 устройство вывода, что вызывает его

тора 5, при извлечении команды проходит на выход YJ шифратора и через мультиплексор 7 поступает на установочный вход триггера 9, что приводит к установке его в состояние логичес- кой единицы и выдаче активного сигнала на выход 10 синтаксической ошибки устройства. Этот же сигнал с выхода мультиплексора 7 записывает в регистр 2 код 010, и дешифратор 3 выбирает и засвечивает третий сверху элемент индикации блока 4 элементов индикации. Этот элемент можно назват Синтаксическая ошибка при обращении к ОЗУ. Эта информация может использоваться при ремонте контролируемой системы. В рассмотренном типе некорректных синтаксических ситуаций комбинация управляющих сигналов на шине 6 управления является корректной, а некорректно ее сочетание с адресом н адресной шине 8 системы. Однако кроме подобных некорректных ситуаций часто в результате отказов или сбоев возникают некорректные синтаксические ситуации, связанные с наличием на шине 6 управления запрещенных комбинаций управляющих сигналов, что нарушает нормальное функционирование микропроцессорной системы. Например, если процессор осуществляет запись информации в ОЗУ, что соответствует активному уровню сигнала Запись в память, и в результате отказа или

8

сбоя устанавливается ложный активный уровень сигнала Чтение памяти, то это приводит к одновременной загрузке на шину данных микропроцессорной системы информации из двух устройств процессора и ОЗУ. В результате этого происходит непредсказуемое искажение информации на шине данных и дальнейшее корректное решение задачи в системе невозможно. Аналогично, если при достоверном активном уровне управляющего сигнала Вывод устанавливается ложный активный уровень сигнала

0

непредсказуемые действия.

Для обнаружения подобных некорректных ситуаций все сигналы управляющей шины контролируемой микропроцессорной системы разбиты на две группы. В первую группу объединены сигналы, каждый из которых при нормальном функционировании микропроцессорной системы активируется по отдельности от 5 .РУГ их управляющих сигналов и несовместим ни с одним из них. К этим сигналам относятся Запись в память, Загрузка в стек, Извлечение из стека, Ввод, Вывод, и они поступают непосредственно на входы порогового блока 13. Во вторую группу объединены сигналы, которые при нормальном функционировании микропроцессорной системы могут активизироваться попарно, т.е. совместимы во времени. К этим сигналам относятся Чтение памяти, Подтверждение прерывания и Чтение первого байта команды и они поступают на входы дешифратора 12. Этот дешифратор декодирует комбинации управляющих сигналов второй группы. При этом часть комбинаций является разрешенной при нормальном функционировании контролируемой системы, а другая часть - запрещенной.

0

5

0

5

Учитывая порядок подключения этих сигналов к входам дешифратора 12 и значения их весовых коэффициентов (фиг.1), из анализа нормальной рабо

91

ты микропроцессорной системы следует что входные комбинации с номерами О, 3, 4, 5 являются разрешенными, а комбинации с номерами 1, 2, 6, 7 - запрещенными. Выходные сигналы дешифратора 12, соответствующие разрешенным комбинациям управляющих сигналов с номерами 3, 4, 5 объединяются с помощью элемента ИЛИ 18, выходной сигнал которого поступает на вход порогового блока 13.

Таким образом, при нормальном функционировании контролируемой микропроцессорной системы в любой момент времени активный уровень может принимать не более, чем один из входных сигналов порогового блока 13 Одновременно активирование на входах порогового блока 13 двух или более управляющих сигналов свидетельствует о наличии некорректной синтаксическо ситуации на шине 6 управления. Для обнаружения этих ситуаций пороговый

блок 13 имеет постоянный порог сраба- 25 ма переходит к выполнению программы

тывания, равный двум. Если сумма всех входных -сигналов порогового блока 13 меньше двух, то сигнал на его выходе отсутствует Если же сумма всех входных сигналов порогового блока 13 равна или превышает двойку, то на его выходе появляется сигнал, свидетельствующий о достижении заданного порога. Этот сигнал через элементы ИЛИ 14 и 15 поступает на установочный вход триггера 9, переводя его в единичное состояние и фиксируя тем самым опшбку. Одновременно импульс с выхода элемента ИЛИ 14 поступает на вход синхронизации регистра 16. Благодаря этому в него записываются значения управляющих сигналов на шине 6 управления в момент возникновения ошибки. Каждый разряд регистра 16 связан с

обработки прерывания по синтаксической ошибке. Программа обработки прерывания по синтаксической ошибке может предусматривать восстановление 30 процессора, нарушенного сбоем, может иметь диагностический.характер (выявление причин ошибки) или в простейшем случае, обеспечивать останов нарушенного процесса. В силу аппаратурных отказов или сбоя триггера разрешения прерывания микропроцессорная система может и не среагировать на запрос прерывания, однако и в этом случае свечение индикаторов блоков 4 и 17 элементов индикации подскажет оператору причину синтаксических ошибок.

После устранения причин, вызвавших синтаксическую ошибку, оператор

35

40

отдельным элемен- микропроцессорной системы может, на- том индикации блока 17 индикации. х-- о,,т, с,гг,

жав кнопку Сброс , вновь запустить программу сначала. этом регистры 2, 16 и триггер 9 будут установлены

Поэтому после приема информации в регистр 16 засветятся не менее двух элементов индикации, соответствующих одновременно активированным управляющим сигналам на шине 6. Эта информация определяет тип возникшей некорректной синтак сической ситуации и может использоваться при ремонте контролируемой системы.

Выходной сигнал дешифратора 12, соответствующий нулевой комбинации его входных сигналов, не используется.

10

Выходные сигна:ш дешифратора 12, соответствующие запрещенным комбинациям управляющих сигналов второй группы, объединяются с помощью элемента Ш1И 19. Появление импульса на выходе элемента ИЛИ 19 сразу свидетельствует о наличии некорректной синтаксической ситуации на шине 6 управления.. Поэтому этот импульс через элементы ИЛИ 14 и 15 поступает на установочный вход триггера 9, переводя его в единичное состояние, В результате этого на выходе 10 синтаксической ошибки устройства появляется активный уровень, свидетельствующий о возникновении синтаксической ошибки в контролируемой системе.

Выход 10 синтаксической ошибки устройства соединяется с входом запроса прерывания микропроцессорной системы. Поэтому при возникновении синтаксической ошибки выполнение текущей программы прерывается и систеобработки прерывания по синтаксической ошибке. Программа обработки прерывания по синтаксической ошибке может предусматривать восстановление 0 процессора, нарушенного сбоем, может иметь диагностический.характер (выявление причин ошибки) или в простейшем случае, обеспечивать останов нарушенного процесса. В силу аппаратурных отказов или сбоя триггера разрешения прерывания микропроцессорная система может и не среагировать на запрос прерывания, однако и в этом случае свечение индикаторов блоков 4 и 17 элементов индикации подскажет оператору причину синтаксических ошибок.

После устранения причин, вызвавших синтаксическую ошибку, оператор

5

0

микропроцессорной системы может, на- х-- о,,т, с,гг,

жав кнопку Сброс , вновь запустить программу сначала. этом регистры 2, 16 и триггер 9 будут установлены

в нулевое исходное состояние.

0 Возможен и другой вариант исполь- . зования предлагаемого устройства, при котором функции оператора выполняются вычислительной машиной более высокого уровня управления.

5 Пороговый блок 13 работает следую- пщм образом.

Порог его срабатывания является постоянным и равен двум. Разрядность входного (контролируемого) кода переменна и определяется структурой порогового блока 13. В нашем случае он реализован на трех полных одноразрядных сумматорах 21-23 и имеет семь равнозначных входов, из которых в предлагаемом устройстве используются только шесть, образующих входную шину 20. Сигналы с первых трех линий шины 20 поступают на входы первого одноразрядного сумматора 21. При этом на его выходе переноса появляется сигнал, если на входах присутствуют две или более (три) логические единицы. Одновременно, на выходе суммы одноразряд- ного сумматора 21 появляется сигнал, если на его входах присутствует одна логическая единица. Если же на входах сумматора 21 отсутствуют логич-еспервьпТ регистр, первый дешифратор, первый блок индикации, шифратор, мультиплексор и триггер, причем адресный вход устройства соединен с адресным входом блока постоянной памяти, информационный выход которого соединен с управляющим входом мультиплексора и с информационным входом первого регистра, информационный выход которого соединен с входом дешифратора, выходы дешифратора соединены с входами первого блока индикации, входы чтения, записи, ввода, вывода, загрузки в стек, извлечения из стека, чтения первого байта команды и подтверждения преры- , вания устройства соединены с входами шифратора, выход которого соединен с информационным входом мультиплексора.

кие единицы, то его выходы не возбуж- JQ вход сброса устройства соединен с входаются. Таким образом, одноразрядный сумматор 21 анализирует на достижение порога первые три линии входной шины 20. В случае достижения порога соответствующий сигнал подается через элемент ИЛИ 24 на выход порогового блока 13. Если же на первых трех линиях входной шины 20 порог не достигнут, то на втором одноразрядном сумматоре 22 анализируются следующие две линии щины 20 с учетом состояний предыдущих линий. При этом На один из оставшихся входов одноразрядного сумматора 22 поступает информация с выхода суммы первого одноразрядного сумматора 21 о наличии в первых трех линиях шины 20 логической единицы. Работа второго одноразрядного сумдом начальной установки первого регистра и нулевым входом триггера, прямой выход которого является выходом ошибки устройства, выход мультиплек- 25 сора соединен с тактовым входом первого регистра, отличающее- с я тем, что, с целью повышения

достоверности контроля, в устройство введены второй дешифратор, пороговый

30 блок, первый, второй, третий и четвертый элементы ИЛИ, второй регистр и второй блок индикации, причем вход сброса устройства соединен с входом начальной установки второго регист3g pa, информационные выходы которого соединены с входами второго блока индикации, входы чтения, записи, ввода, вывода, загрузки в стек, извлечения

матора 22 аналогична работе сумматора 21. Таким же образом работает и третий одноразрядный сумматор 23, который в данном случае анализирует последнюю линию шины 20 и информацию о наличии логичеЪкой единицы в первых пяти ее линиях, которая поступает с выхода-суммы второго одноразрядного сумматора 22.

Таким образом, анализу подвергаются все шесть линий входной шины 20. При этом выходной сигнал порогового блока 13 формируется путем объединения выходов цереноса всех одноразрядных сумматоров с помощью элемента ИЛИ 24.

Форм у л а и 3 о бретения

Устройство для контроля программ, содержащее блок постоянной памяти.

первьпТ регистр, первый дешифратор, первый блок индикации, шифратор, мультиплексор и триггер, причем адресный вход устройства соединен с адресным входом блока постоянной памяти, информационный выход которого соединен с управляющим входом мультиплексора и с информационным входом первого регистра, информационный выход которого соединен с входом дешифратора, выходы дешифратора соединены с входами первого блока индикации, входы чтения, записи, ввода, вывода, загрузки в стек, извлечения из стека, чтения первого байта команды и подтверждения преры- , вания устройства соединены с входами шифратора, выход которого соединен с информационным входом мультиплексора.

вход сброса устройства соединен с входом начальной установки первого регистра и нулевым входом триггера, прямой выход которого является выходом ошибки устройства, выход мультиплек- 25 сора соединен с тактовым входом первого регистра, отличающее- с я тем, что, с целью повышения

достоверности контроля, в устройство введены второй дешифратор, пороговый

30 блок, первый, второй, третий и четвертый элементы ИЛИ, второй регистр и второй блок индикации, причем вход сброса устройства соединен с входом начальной установки второго регист3g pa, информационные выходы которого соединены с входами второго блока индикации, входы чтения, записи, ввода, вывода, загрузки в стек, извлечения

из стека, чтения первого байта команДы и пбдтверждения прерывания устройства соединены с соответствующими входами второго регистра, входы записи, загрузки в стек, извлечения из стека, ввода, вывода устройства соединены с группой входов порогового блока, выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента ИЛИ соединен с тактовым входом второго регистра и

первым входом второго элемента ИЛИ, выход которого соединен с единичным входом триггера, выход мультиплексора соединен с вторым входом второго элемента ИЛИ-, входы чтения, подтверждения прерывания и чтения первого байта команды устройства соединены с группой входов второго дешифратора, первая группа выходов которого через третий элемент ИЛИ соединена с вхо131332323

дом порогового блока, вторая группа мента ИЛИ, выход которого соединен с| выходов второго дешифратора соедине- вторьн входом первого элемен- на с группой входов четвертого эле- та ИЛИ.

Таблица 1

ПЗУ

ОЗУ

Стек

УВВ

Таблиц а 2

1 о о

15

Редактор Е.Папп

Составитель И.Сигалов

Техред Л. Сердюк о на Корректор В. Гирняк

Заказ 3834/45Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

332323

16 Таблица 3

Фиг.

Изобретение относится к вычислительной технике и направлено на повышение достоверности контроля программ в процессе их выполнения. Устройство обеспечивает синтаксический контроль программ микропроцессорных систем с тремя шинами. При этом обнаруживаются два типа некорректных ошибок, Для обнаружения некорректных обращений к устройствам контролируемой системы (Л в W