Устройство для контроля полупроводниковой памяти Советский патент 1983 года по МПК G11C29/00 

соответственно с выходами peiliCTpa адреса ошибки и .первого коммутатора и с управляющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса.

2. Устройство ПОП.1, ОТЛИч аю цееся тем, что йлок задания тестов содержит регистр сдвига, тй иггер, элементы И, элементы 2ИЙЛИ-ИЕ, элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И ,и входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подх ючены к первым входс1М элементов И-НЕ группы, выходы которых соединет ны с входами элемента И-НЕ, выход которого подключен к первому входу второго элемента И, входу второго элемента НЕ и первому входу первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом вто рого элемента НЕ, а третий вход подключен к первым входам второго и

третьего элементов 2И-ИЛ11-НЕ, второй и третий входа второго элемента 2И-ИЛИ-НЕ соединены с одним из

выходов регистра сдвига, четвертый вход подключен к выходу одного из элементов И-НЕ группы, а выход к первому входу первого элемента И, второй вход третьего элемента 2И-ИЛИ-НЕ соединен с прямым выходом триггера, а третий вход - с и1|версным выходом и входом сброса триггера, установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ-НЕ, второй вход второго элемента И соединен с выходом другого элемента И-НЕ группы, вторые входы элементов И-НЕ группы объединены , и являются первым входом блока, входами которого с второго по шестой являются четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и . третий вход первого элемента 2ИИЛИ-НЕ соответственно, выходы

второго элемента И и второго элемента 2П-НЛИ-НЕ, прямой выход

риггера, выходы элементов И-НЕ группы и выход элемента И-НЕ являтся выходами блока.

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОП ПАМЯТИ; содержащее синхронизатор, блок управления, первый счетчик адреса, формирователь тестовых сигналов, ко№лутаторы, блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управления , а второй выход подключен к первому входу первого счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора и формирователя тестовых сигнгшов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход-которого м третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход формирователя тестовых сигнашов подключен к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопряжения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, один из входов которого и первый вход блока задания тестов подключены к другим выходам блока управ(Л ления, другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов, выходом синхронизатора и с выходом блока сравнения и третьим входом блока задания тестов, четвертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому высд ходу второго счетчика адреса, tHffi4 другие входы которого соединесд ны соответственно с первым и вторым выходами блока задания тес00 тов и с выходом четвертого коммутаО1 тора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход и третий выход которого подключены соответственно к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которого и управляющие входы второго и третьего коммутаторов соединены с четвертым выходом блока задания тестов, пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому входу блока сопряжения уровней напряжения, шестой вход и третий выход которого соединены

Изобретение относится к вычислительной технике, в частности к запоминающим устройст.вам.

Известно устройство для контроля полупроводниковой памяти, содержащее счётчик адреса, имитаторы вывода начального адреса и количества гщресов, блок сравнения адреса, блок управления кодом числа, контрольный регистр числа, блок сравнения чисел формирователь кода числа, счетчик циклов, блок сравнения циклов, коммутаторы числа и адреса Cl 1.

недостатками устройства являются больише аппаратурные затраты для управления адресом, низкое быстродействие и недостаточное количество тестовых программ.

Наиболее близким по технической сущности к предлагаемому является

.устройство для контроля полупроводниковой памяти, содержащее синхронизатор, первый выход которого соединен со счетным выходом счетчика адреса, первый выход счетчика ад,реса соединен с входом счетчика цик лой, выходы которого соединены с пер выми входами блока формирования тестов, вторые входы которого соединены с вторыми выходами счетчика адреса, а выходы - с первыми входами блока контроля информационного слова и блока связи -с памятью, выходы которого соединены с вторыми входами блока контроля информационного слова, третьи входы которого соединены с вторыми входами блока связи с памятью и вторыми выходами синхронизатора, первые входы которого соединены с выходами пульта управления, а второй вход - с выходами блока контроля информационного слова 2.

Недостатки известного устройства - сложность перестройки при проверке устройства памяти, различающихся емкостью применяемых в них микросхем путем .смены соединительных колодок для конкретного типа ОЗУ, и отсутствие возможности автоматичес кой смены набора тестовых программ и фона, так как каждая тестовая программа н фон устанавливаются автономно в блоке управления, что усложняет работу оператора и снижает быстродействие устройства.

Цель изобретения - повышение быстродействия устройства, а также повьнаейие достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля полупроводниковой памяти, содержащее синхронизатор, блок управления, первый счетчик адреса, формирователь тестовых сигналов, коммутаторы, блок сравнения и блок сопряжения уровней напряжения, первый вход которого подключен к первому выходу синхронизатора, входы которого соединены с одними из выходов блока управления, а второй выход поклю.чен к первому входу счетчика адреса, один из выходов которого соединен с первыми входами первого коммутатора, и формирователя тестовых сигналов, первый выход которого подключен к второму входу первого счетчика адреса, а второй и третий выходы подключены соответственно к второму и третьему входам первого коммутатора, четвертый вход которог и третий вход первого счетчика адреса соединены с выходом блока сравнения, причем четвертый выход формирователя тестовых сигналов подключе к информационным входам второго и третьего коммутаторов, второй и третий входы блока сопряжения уровней напряжения соединены соответственно с выходом второго коммутатора, выходом третьего коммутатора и первым входом блока сравнения, второй вход которого подключен к первому выходу блока сопряжения уровней напряжения, второй выход которого является контрольным выходом устройства, введены четвертый коммутатор, второй счетчик адреса, блок задания тестов и регистр адреса ошибки, одни из входов которого соединены с выходами первого коммутатора и с одними из выходов второго счетчика адреса, одни из входов которого и первый вход блока задания тестов подключены к другим выходам блока управления., другие входы регистра адреса ошибки соединены соответственно с вторым входом блока задания тестов, выходом синхронизатора, выходом блока сравнения и третьим входом блока задания тестов, четвертый вход которого и четвертый вход блока сопряжения уровней напряжения подключены к другому выходу второго счетчика адреса, другие входы которого соединены соответственно с первым и вторым выходами блока задания тестов и с выходом четвертого коммутатора, вторым входом формирователя тестовых сигналов и пятым входом блока задания тестов, шестой вход и третий выход которого подключены соответственно-к пятому выходу и к третьему входу формирователя тестовых сигналов, четвертый вход которого и управляющие входы второго и

третьего комментаторов соединены с четвертым выходом блока задания тестов, пятый выход которого подключен к четвертому входу первого счетчика адреса и пятому, входу блока сопряжения уровней напряжения, шестой вход и третий выход которого соединены соответственно с выходс1ми регистра адреса ошибки и первого коммутатора и с управляющим входом четвертого коммутатора, информационные входы которого подключены к другим выходам первого счетчика адреса, а также тем, что блок задания тестов содержит регистр сдвига, триггер, элементы И,, элементы 2И-ИЛИ-НЕ, элемент И-НЕ, элементы НЕ и группу элементов И-НЕ, причем одни из информационных входов регистра сдвига соединены соответственно с выходом первого элемента И, входом первого элемента НЕ и с выходом первого элемента НЕ, другие информационные входы подключены к шине нулевого потенциала, тактовый

вход регистра сдвига соединен с выходом первого элемента 2И-ИЛИ-НЕ, а выходы подключены к первым входам элементов И-НЕ группы, выходы которых соединены с входами элемента

И-НЕ, выход которого подключен к

первому входу второго элемента Н, входу второго элемента НЕ и первому . первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом второго элемента НЕ, а третий

вход подключен к первым входам

второго и третьего элементов 2И-ИЛИНЕ, второй и третий входы второго элемента 2И-ИЛИ-НЕ соединены с одним из выходов регистра сдвига, четвертый вход подключен к выходу одноо из элементов И-НЕ группы, а выход - к первому входу первого элемента И, второй вход третьего элемента 2И-ИЛИ-НЕ соединен с прямым выходом

триггера, а третий вход - с инверсным -выходом и входом сброса .триггера, установочный вход которого подключен к выходу третьего элемента 2И-ИЛИ-НЕ, второй вход второго

элемента И соединен с выходом другого элемента И-НЕ группы, вторые

входы элементов И-НЕ группы объединены и являются первым входом блока, входами которого с второго по шестой являются четвертый вход первого элемента 2И-ИЛИ-НЕ, установочный вход регистра сдвига, второй вход первого элемента И, четвертый вход третьего элемента 2И-ИЛИ-НЕ и третий вход первого элемента 2И-ИЛИНЕ соответственно, выходы второго элемента И и второго элемента 2ИИЛИ-НЕ, прямой выход триггера, выходы элементов И-НЕ группы и выход элемента И-НЕ являются выходами блока.

На фиг. 1 представлена фу кциональная схема предлагаемого устройства ; на фиг. 2 - то же, блок задани,я тестов;на фиг. 3 - то же, блок управления; на фиг. 4 - -рр же, вторсхй счетчик адреса.

Устройство содержит (фиг. 1) синхронизатор 1, блок 2 управления, блок 3 задания тестов, первый ечетчик 4 адреса, первый ко« в татор 5, второй счетчик 6 адреса, форкдарователь 7 тестовых сигналов, блок 8 сопряжения уровней напряжения, регистр 9 адреса ошибки, второй 10 и третий 11 коммутаторы, блок 12 сравнения и четвертый коммутат ч 13 и контролируемый блок полупроводниковой памяти 14.

На фиг. 1 обозначены выходывходы 15-19 блока управления, входа-выхода с второго по шестой 20-24 и выходы-входы с первого по пятый 25-29 блока задания тестов, выход 30, управляющий вход 31, информационный вход 32 четвертого ком(f TaTOpa и выход 33 устройства.

БЛОК задания тестов содержит {фиг. 2) регистр 34 сдвига, первый 35 и второй 36 элементы И первый 37 и второй 38 элементы НЕ, первый 39, второй 40 и третий 41 элементы 2И-ИЛИ-НЕ, триггер 42, элементы , И-НЕ , 1исло р которых равно числу задаваемых устройством тестов, и элемеят И-НЕ 44.

Блок управления содержит (фиг, 3) переключатели 45-49. Вход 50 блока управления предназначен для подачи сигнала логической единицы.

Второй счетчик ащэеса содержит (фиг. 4) элемент 2И-ИЛИ-НЕ 51, элемент И 52, причем каждый разряд второго счетчика состоит из триггера 53, элементов ИЛИ 54 и 55, элемента НЕ 56 и элемента и 57. число разрядоэ счетчика 6 определяется емкостью проверяемой памяти 14, а число разрядов счетчика 4 - максимальной емкостью микросхем памяти.

Коммутатор 5 и регистр 9 адреса ошибки построены на элементах с третьим состоянием, т.е. элементах. Которые по управляюще входному сигналу переходят в состояние высокого выходного сопротивления (третье состояние) независимо от состояния информационных входов.

.УСТРОЙСТВО работает следующим Образом.

При включении питания устанавливаются в исходное состояние (нулевое ) счетчики 4 и б (фиг.1), блок 3, фозрмирователь 7 и блок 12. По сигналам с блока 2 устанавливается 4aCf обращения к проверяемому устроиству по выходу 15, объем-проверяемого устройства по цепям 17 и 18, режим проверки по цепи 19. По .

сигналу Пуск с выхода 16 блока 2 включается синхронизатор 1, по выходу которого поступает счетный сигнал с периодом, равным циклу обращения к контролируемому блоку. 5 Проверяемая оперативная память 14 може быть -выпалнеиа на полупроводниковых интегральных микросхемах, памяти различной емкости, В связи с этим адрес памяти 14 ф ормируется двумя счетчиками: счетчиком 4, формирующим адрес микросхег., и счетчиком 6 , определяющим номер микросхемы в памяти 14. Управление счетчиком 6 осуществляется через ком5 мутатор 13, Счетчик 4 изменяет свое состояние по счетному сигналу, поступающему с выхода 20 синхронизатора 1, от нулевого до максимального, вырабатываяпри этом сигналы

Q переносов, соответствующие емкости применяемых в памяти 14 микросхем памяти.

На информационные входы 32 коммутатора 13 поступают сигналы перено5 сов с выходом счетчика 4, а на управляющий вход 31 - сигналы с выхо1да блока 8, которые разрешают передачу на выход 30 сигнала переноса, который управляет работой счетчика б. При наличии единичного уровня напряжения на входе 18 каждый разряд счетчика 6 работает в счетном режиме независимо от сигнала на входе 17 (фиг, 4), Частота сигнала, поступающего на тактовый вход триггеров 53 с выхода элемента 2И-ИЛИ-НЕ 51, определяется частотой разрешающих сигналов на 25 и 26.

При наличии нулевого уровня напряжения на входе 18 триггер 53 данно0 го разряда исключается из счетного

режима, его состояние опредегсяется сигналом на входе.17, выход триггера 53 блокируется элементом И 57 и сигнал переноса на выходе 22

5 формируется триггерами 53 других разрядов, неисключенными из счетного режима. При исключении из счетного режима всех разрядов счетчика 6 обращение осуществляется к одной

П микросхеме памяти 14, определяемой состоянием триггеров 53 счетчика б. Такое управление счетчиками 4 и б позволяет легко устанавливать объем проверяемой памяти 14, которая про- веряется с помощью тестовых последовательностей либо по полному объему памяти (адресный тест, бег 1(0) по разрядам информационного слова), либо в объемеМикросхемы памяти - тесты полупроводниковых

0 микросхем памяти, которые могут быть типа п (где п - число разрядов микросхемы памяти 14, например Марш), либо типа п (например, Галоп), При выполнении тестов по полному

5 объему проверяемой памяти 14 счетчи

ки 4 и 6 связаны сквозным переносом при выполнении тестов полупроводниковых микросхем памяти перенос на счетчик 6 поступает после прохожде- . НИН теста в пределах емкости микросхемы памяти.

В исходном состоянии блока 3 на .первом выходе регистра 34 (фиг. 2) высокий уровень напряжения, на ос тальны: - низкий. Высокий уровень напряжения передвигается с одного выхода регистрй 34 на другой по сигналу, поступающему на тактовый вход регистра 34 с выхода элемента i2И-ИЛИ-НЕ 39. На вторые входа элетментов И-НЕ по входу 19 поступают разрешающие или запрещающие сигналы с выхода блока 2. При совпадении единичного сигнала на выходе регистра 34 с разрешающим сигналом на выходе одного из элементов И-НЕ появляется сигнал, поступающий с выхода 28 на вход формирователя 7, который разрешает выполнениеданного теста. Сигнал на выходе элемента И-НЕ 44 управляет прохождение сигнала на тактовый вход регистра 34. При появле„нии сигнала на выходе одного из элементов И-НЕ , разрешающем выполнение выбранного теста, сигнал на выходе элемента И-НЕ 44 пропускает с входа 24 сигнал Конец теста (КТ ) с выхода формирователя 7. По сигналу КТ единичный .сигнал передвигается на следующий выход регистра 34. Если при этом единичный сигнал на выходе регистра 34 совпадает с запрещающим уровнем напряжения, то на выходе элемента И-НЕ 44 появляется инверсный сигнгш по которому на тактовый вход регистра 34 Д1РОХОДИТ счетный игнал по входу 20 с первого выхода синхронизатора 1. Через цикл обращения к проверяемой памяти 14 единичный сигнал переходит на следующий выход регистра 34. Инверсный сигнал с выхода 29 блокирует счетный сигнал на входе счетчика 4 и обращение к памяти 14 на входе 29 блока 8. Таким образом, если единичный сигнал на одном из выходов регистра 34 совпадает с разрешающим уройнем напряжения, поступающим по входу 19, сдвиг регистра 34 выполняется по сигналу КТ, если не совпадает счетным сигналом с входа 20. Сигнал с первого выхода регистра 34 включает выполнение теста по полному объему памяти, при этом сигнал с выхода 25 разрешает сквозной перенос на счетчик 6. Сигналы на остгшьных выходах регистра 34 включают выполнение тестов для контроля каждой из полупроводниковых микросхем памяти.

При появлении единичного сигнале на последнем выходе регистра 34 на выходе 26 формируется сигнал либо по сигналу КТ, поступающему на вход 24, если данный тест включен, либо при его запрещении по совпадению единичных сигналов на других входах элемента 2И-ИЛИ-НЕ-40. Сигна с выхода 26 поступает на вход счет,чика и разрешает пррхо:кдение1 сигнала переноса после выполнения всех тестов в пределах одной микросхема памяти. При этом единичный сигнал появляется на втором выходе регистра 34 и все тесты выполняются в объеме следующей микросхе1«ы памяти.

При заполнении счетчика 6 вырабатывается сигнал переноса, поступающий на выход 22. Совпадение сигнала на выходе 22 с сигналом на выходе 26 блока 3 означает конец проверки, при этом единичный сигнал появляется на первом выходе регистра 34 и процесс проверки повторяется.

Выполнение теста для каждой полупроводниковой микросхемы памяти начнается с записи фона в объеме данной мискросхемы. Триггер 42 перед пуском установлен в нулевое состояние , что соответствует разрешению записи фона Сигнал с выхода 27 пос упает на вход формирователя 7 , ри поступлении сигнала переноса на вход 23 триггера 42 переключается в противоположное состояние, что соответствует разрешению выполнения собственно тестовой nporpaMNM. По сигналу КТ на входов 24 триггер 42 вновь переключается в нулевое состояние, разрешая запись фона (следующего теста.

Таким образом, блок 3 позволяет легко управлять тестовыми программами . На управлякхцие входы коммутатора 5 поступают сигналы с выхода формирователя 7, причем в зависимости от алгоритма выполняемого теста проходит прямой или инверсный адрес, поступающий на информационные входы коммутатора 5 с вто, рого выхода счетчика 4, либо фоновый или тестовый адрес, поступающий на информационные входы коммутатора 5 с выхода формирователя 7.

В зависимости от алгоритма вы55 полнения теста с выхода формирователя 7 поступает сигнал, блокирующий счетный сигнал в счетчике 4. На информационные входы коммутаторов 10 и 11 поступают с выхода 60 формирователя 7 код операции и информационное слово. На управляющие I входы коммутаторов 10 и 11 поступаюи сигналы разрешение выполнения определенного теста. Сигналы с J5 выходов коммутаторов 10 и 11 черег

блок 8 поступают на проверяемую память 14.

В блоке 12 выполняется сравнение считанной из памяти 14 информации с контрольной.

Тесты для проверки полупроводниковой памяти эффективны при максимальном быстродействии. Задержка сравнения в блоке 12 может либо увеличить цикл обращения к проверяемой памяти 14, либо останорить устройство по неправильному адресу. Для увеличения быстродействия введен регистр 9. По одному и тому же счетному сигналу в коммутаторе 5 формируется следующий адрес, в регистре 9 запоминается предыдущий. При отсутствии ошибки выход регистра 9 блокируется и на проверяемую память 14 поступает адрес с выхода коммутатора 5.

Параллельно с обращением по следующему адресу в блоке 12 осуществляется оценка информации, полученной по предадущему адресу. При несо

падении блок 12 вырабатывает сигнал ошибки, который блокирует счетный сигнал в счетчике 4, переводит в блоке 3 регистр 34 по входу 21 в состояние хранения, по этому же сигналу коммутатор 5 переводится в третье состояние (блокируется), а регистр 9 - в рабочее. Происходит остановка по адресу с ошибкой, по которому синхронизатор 1 посылает

0 необходимые сигналы временной диаграммы. На блоке сигнализации {не показан) высвечиваются адрес ошибки, режим проверки, разряды информационного слова и оператор

5 по сигнализации оценивает характер ошибки.

Технико-экономическое преимущество предлагаемого устройства заключается в более высоком по сравнению с прототипом быстродействии, а также в том, что оно обеспечивает автоматическую перестройку для проверки микросхем памяти различной емкости.