Устройство для вычисления функций @ и @ Советский патент 1990 года по МПК G06F7/548 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Целью изобретения является повышение быстродействия за счет непосредственной проверки сходимости итерационного процесса.

На чертеже представлена функцио- нальная схема устройства.

Устройство содержит первый 1, второй 2 коммутаторы первый 3 и второй 4 регистры, первый 5, второй 6 и третий 7 регистры-сдвигатели, пер- вый 8и второй 9 сумматоры, первый 10.1 и второй 10.2 блоки памяти опорных значений функции, блок 11 инверсии разрядов, первый 12 и второй 13 элеметы И, элемент ИЛИ. 14, элемент НЕ 15 элемент ИЛИ-НЕ 16, вход 17 младших ра рядов аргумента, тактовый вход 18, , вход 19 запус.ка, вход 20 старших разрядов аргумента, выход 2J признака окончания вычислений, выход 22 коси-- ;нуса и выход .23 синуса.

Устройство функционирует следующим

образом.

Устройство осуществляет обработку (п-И )-разрядных двоичных чисел, пред- ставленных в формате с фиксированной запятой.

В основе работы устройства лежит следующий алгоритм вычисления функций х. cosCf и у sitiq . Значение поло жительного аргумента Ср , определяемое двоичным кодом ад,а,...,а„.,

где ар - разряд целой части; а,а,, а „ - разряд дробной части аргумента, представляется в виде

Ср 4-, . , ,..,,а + 00,..,

п,

t

cj.-n где q&n/2, q е l ,2,... , .

По значению величины Cf определяются йачальные п-разрядные приближения вычисляемых функций х cosCp,, у sinU . Последующие вычисления проводятся с использованием итерационных

(О

(2) О) (А)

, Полученные в результате (n-q)-й итерации величины х„. у,,., яв

5

g

0

45

50

55

ляются искомыми значениями функций X COSCP и у sinCP с абсолютной

I - о-

погрешностью, не превьшащщеи 2 .

В исходном состоянии все разряды кода на выходе третьего регистра- сдвигателя 7 имеют нулевое значение, вследствие чего значение признака окончания вычислений на выходе элемента ИЛИ-НЕ 16, являющегося одновременно первым выходом 21 устройства, равно единице. Единичное значение поступает на управляющие входы первого 5 и второго 2 коммутаторов, обеспечивая прохождение на выходы коммутаторов информации, поступающей на . их вторые информационные входы.

На тактовый вход 18 устройства непрерывно поступают тактовые импульсы (ТИ). На входы 17 и 20 устройства поступают младшие q. старшие Q, разряды аргумента соответственно, По . значению кода Cf, из блоков 10.1 и 10.2 памяти опорных значений функций считываются величины х и у . Величина х поступает на второй мационный вход первого коммутатора 1 и далее с выхода первого коммутатора 1 - на информационный вход первого регистра 3, а также со сдвигом на q разрядов вправо на информационный вход второго регистра-сдвигателя 6. Величина у поступает на второй информационный вход второго коммутатора 2 и далее с выхода второго коммутатора 2 - на информационный вход второго регистра 4, а также со сдвигом на q разрядов вправо на вход блока II инверсии разрядов и.далее на информационный вход первого регистра-сдвигателя 5.

Для выполнения вычислений синхронно с одним из ТИ на вход 19 устройства поступает сигнал Пуск, который проходит на входы синхронизации записи первого 5, второго 6 и третьего 7 регистров-сдвигателей, осуществляя занесение в эти регистры значений Ср , -у и X 2 соответственно, Кро- , сигнал Пуск проходит - через элемент ИЛИ 14, осуществляя занесение, в регистры 3 и 4 значений х и у соответственно.

При нулевом значении всех разрядов кода Cf25 занесенного в третий регистр- сдвигатель 7, значение признака окончания вычислений остается равным единице , вычисления не выполняются и в качестве результатов операции используются значения х,, и у .

5160865

Йри единичном значении хотя бы одразряда кода q значение признаи/л

ноге

ка la выходе элемента ИЛИ-НЕ 16 становит( я равным нулю, обеспечивая прохождеше информации с первых информационнь:х входов первого 1 и второго 2

кoм yтaтopoв,

Инвертированное значение признака ОКО чания вычислений на втором входе nepi ого. элемента И 12 становится равным единице, обеспечивая прохождение ТИ с входа 18 устройства на вьпсод пер вогс элемента И 12.

Iри выполнении К-й итерации значе- V V X

f -УК-I УК-, 1С-1

пойтупают на входы первого и второго слагаемых первого сумматора 8 и пег вого и второго слагаемых второго сумматора 9 соответственно. На вы хо/ах первого 8 и второго 9 сумматония

РО1

-1

2 и V v +х

и У,-у.4 Х ;(. , Z ,

ко йорые поступают на первые информа- циснные входы первого 1 и второго 2 кo мутаторов.

Очередной ТИ, приходящий на вход

X

формируются значения ., ,-(V«H

18

устройства, с вькода первого элеMet та И 12 поступает на входы сдвига ретистров-сдвйгателей 5-7, обеспечивая по заднему фронту ТИ сдвиг впрг- во на один разряд информации, хранящийся в регистрах-сдвигателях 5 и 6, и сдвиг влево на один разряд инфор- ма1 ИИ, хранящейся в регистре-сдвига- TBjе 7, с занесением нулей в осво- боядающиеся разряды. При единичном

зн

чении величины 1И с выхода nej вого элемента И 12 проходит на выход второго элемента И 13 и далее, обеспечивая по переднему фронту.ТИ загись в региг- ры соответственно зна- 4eh ий X и У| согласно выражениям (1) и (2). При нулевом значении ве- ЛИ1ИНЫ асу.к содержимое первого 3 и второго 4 регистров не изменяется.

Процесс вычислений продолжается

до

момента, когда в результате вып.олФ о

р м у л а

изобретения

неьия очередной итерации все разряды третьего регистра-сдвигателя будут иметь нулевое значение. При этом на выходе элемента ИЛИ-НЕ 16 сформируется единичное значение, которое запретит прохождение ТИ на выход первого элемента И 12 и устройство прекратит работу.

Устройство для вычисления функ- ufti sincj и cosLf , содержащее два

/л

10

ожр-

- 15

- 20

25

-

30

, а-

35

40

45

50

55

16

сумматора, два блока памяти опорных значений функции , три регистра-сдви- гатеЛя и два регистра, причем входы старших разрядов аргумента устройства соединены с адресными входами первого и второго блоков памяти опорных значений функции, выходы первого и второго регистров соединены с входами первых слагаемых соответственно первого и второго сумматоров, выходы первого и второго регистров-сдвига- телей соединены с входами вторых слагаемых соответственно первого и второго сумматоров, отличающее- с я тем, что, с целью повьпиения быстродействия за счет непосредстёен- ной проверки сходимости итерационного процесса, в него дополнительно введены два коммутатора, блок инверсии разрядов, два элемента И, элемент ИЛИ-НЕ,.элемент ИЛИ и элемент НЕ,причем вход запуска устройства соединен с входом синхронизации записи регист- ров-сдвигателей с первого по третий и с перрым входом элемента ИЛИ, тактовый вход устройства соединен с первым входом первого элемента И, выход которого соединен с входами сдвига регистров-сдвигателей с первого по третир и с первым входом второго элемента И, вход младших разрядов аргумента устройства соединен с информационным входом третьего регистра-, сдвигателя, выходы разрядов которого соединены с соответствующими входами элемента ИЛИ-НЕ, выход которого соединен с входом элемента НЕ, выход которого -соединен с вторым входом первого элемента И, выход старшего разряда третьего регистра-сдвигателя соединен с вторым входом второго элемента И, выход которого соединен с. вторым входом элемента ИЛИ, выход которого соединен с синхронизирующими входами первого и второго регистров, информационные входы которых соединены с выходами соответственно первого и второго коммутаторов, первые информационные входы которых соединены с выходами соответственно первого и второго сумматоров, управляющие входы первого и второго коммутаторов соединены с выходами элемента ИЛИ-НЕ, выход первого блока памяти опорных значений функции соединен с информационным входом второго регистра-сдвигателя и с вторым информационным входом первого коммутатора, вьи:од второ716086518

го блока памяти, опорных значенийля, выход элемента ИЛИ-НЕ соединен с функции соединен с вторым информа-выходом признака окончания вычисле- ционным в содом второго коммутатора иний устройства, выходы первого и вто- с входом блока инверсии разрядов, вы-рого регистров соединены с выходами ход которого .соединен с ннформадион- соответственно косинуса и синуса устным входом первого регистра-сдвигате-ройства.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Целью изобретения является повышение быстродействия за счет непосредственной проверки сходимости итерационного процесса. Устройство содержит первый коммутатор 1, второй коммутатор 2, первый регистр 3, второй регистр 4, первый регистр-сдвигатель 5, второй регистр-сдвигатель 6, третий регистр-сдвигатель 7, первый сумматор 8, второй сумматор 9, первый блок 10.1 памяти опорных значений функции, второй блок 10.2 памяти опорных значений функции, блок 11 инверсии разрядов, первый элемент И 12, второй элемент И 13, элемент ИЛИ 14, элемент НЕ 15, элемент ИЛИ-НЕ 16, вход 17 младших разрядов аргумента, тактовый вход 18, вход 19 запуска, вход 20 старших разрядов аргумента, выход 21 признака окончания вычислений, выход 22 косинуса, выход 23 синуса. 1 ил.