Многоканальное устройство для приоритетного подключения источников информации к общей магистрали Советский патент 1990 года по МПК G06F9/50 G06F13/36 

Изобретение относится к вычислительной технике и может быть применено для построения многомашинных и многопроцессорных вычислительных систем (ВС) с использованием общей магистрали.

Целью изобретения является повышение надежности устройства за счет резервирования тактов выдачи импульсов в шину ответа устройства.

На фиг. 1 изображена структурная схема устройства; на фиг.2 - пример выполнения формирователя импульсов.

Устройство содержит каналы 11 - 1 м (м - количество модулей вычислительной системы), каждый из которых содержит четы ре триггера 2-5, первый 6, третий 7 и второй 8 элементы НЕ, первый 9, второй 10, четвертый 11, пятый 12, шестой 13, третий 14, седьмой 15 и восьмой 16 элементы И, второй 17, первый 18 и третий 19 элементы ИЛИ, первый 20,

третий 21, второй 22 и четвертый 23 элементы задержки, два формирователя 24 и 25 импульсов, второй 26, первый 27, третий 28 и четвертый 29 элементы И-НЕ, два блока 30 и 31 буферной памяти, четыре счетчика 32 - 35, две схемы 36 и 37 сравнения, дешифратор 38, вход 39 сигнала опроса канала, выход 40 сигнала опроса канала, информационные вход 41 и выход 42 канала, выход 43 сигнала разрешения выдачи канала, вход 44 сигнала выдачи канала, выход 45 сигнала разрешения запроса канала, выход 46 сигнала прерывания канала, вход 47 сигнала запроса канала, шину 48 опроса устройства, шину 49 запрета устройства, шину 50 стробирования устройства, шину 51 ответа устройства, шину 52 адреса устройства, шину 53 данных устройства, пятый элемент 54 задержки канала, третий формирователь 55 импульсов канала, перю

СлЗ

вый элемент 56 запрета канала, пятый триггер 57 канала, второй элемент 58 запрета канала.

Формирователи 24, 25 и 55 содержат (фиг.2) элемент 59 задержки, элемент НЕ 60 и элемент И 61 и предназначены для выработки единичного импульс.а по переднему фронту входного сигнала.

Устройство работает следующим образом.

Первоначально триггеры 2 - 5 и 57 и счетчики 32 - 35 находятся в нулевом состо- янии.

I Рассмотрим работу устройства на при- 1 мере передачи данных между двумя модуля- 1 ми (например, микроЭВМ), входящими в вычислительную систему (). Один из этих I модулей является источником, а другой при- I емником информации (модули вычислитель- I ной системы не показаны). При этом каналы И, подключенные к источнику и приемнику I информации, называют соогветственно ка- J. налом-источником и каналом-приемником. При необходимости выдачи данных ис- 1 точник анализирует состояние выхода 43 I своего канала 1. В начальном состоянии, так I как содержимое счетчиков 32 и 33 равно О, I а триггер 4 находится в нулевом состоянии, I на выходе 43 с помощью элемента И-НЕ 26 устанавливается единичный сигнал, который свидетельствует о наличии свободных ячеек в блоке 30 буферной памяти. При наличии на выходе 43 канала источника единичного сигнала источник выдает на вход 44 сигнал Выдача, который через элемент И 13 поступает на вход счетчика 32, вход за- j писи блока 30 буферной памяти и единич- I ный вход триггера 4. Данные и адрес приемника, которому они предназначены, через информационный вход 41 записываются параллельным кодом в ячейку памяти блока 30, адрес которой определяется содержимым счетчика 32 (при первом обращении - в нулевую ячейку).

По заднему фронту сигнала Выдача счетчик 32 увеличивает свое состояние на 1, а триггер 4 устанавливается в единичное состояние. После этого источник либо переходит к выполнению основной программы, либо аналогичным образом заносит адрес и данные в следующую ячейку памяти блока 30,

Так как содержимое счетчиков 32 и 33 стало различным, то на выходе схемы 36 сравнения появится нулевой сигнал, а на выходе элемента И-НЕ 27 - единичный сигнал, который свидетельствует о наличии требований на захват магистрали для обмена данными (единичный сигнал на выходе элемента И-НЕ 26 сохраняется). Единичный сигнал с выхода элемента И-НЕ 27 через элемент И 9 устанавливает триггер 2 в единичное состояние. При этом с помощью элемента НЕ 8 в шине 49 запрета устанав- 5 ливается сигнал запрета, который с помощью элементов НЕ 6 и элементов И 9 соответствующих каналов 1 блокирует дальнейшую регистрацию запросов в каналах 1. За это время на триггерах 2 других каналов0 источников также могут быть зафиксированы требования на обмен.

С этого момента, времени начинается выбор старшего по приоритету запроса, в результате которого в единичном состоянии

5 останется триггер 2 в канале, имеющем на ивысший приоритет из всех затребовавших

магистраль для обмена (приоритет канала

уменьшается с увеличением его номера, т.е.

первый канал имеет наивысший приоритет).

0 Триггеры 2 всех остальных каналов установлены в О с помощью сигнала опроса, который формируется на выходе 40 старшего по приоритету канала (из числа затребовавших магистраль) и через шину 48 опроса посту5 пает на вход 39 соседнего канала (с меньшим приоритетом), в котором через элемент ИЛИ 17сбрасываеттриггер2 и одновременно через элемент ИЛИ 18 поступает на выход 40 этого канала и т.д.. пока не сбросятся

0 триггеры 2 всех каналов более низкого приоритета. После того, как закончатся пере- ходные процессы при выборе старшего по приоритету запроса, срабатывает элемент 20 задержки и на выходе элемента И 10 в

5 наиболее приоритетном канале 1 появляется единичный сигнал, который свидетельствует о разрешении выдачи дынных из этого канала 1 в магистраль.

Этот сигнал поступаем на вход форми0 рователя 24,.который вырабатывает одиночный импульс, устанавливающий через элемент ИЛИ 19 триггер 3 в единичное состояние. Единичный сигнал с выхода триггера 3 поступает через элемент И 14 на вход

5 разрешения считывания блока 30, входы счетчика 33 и триггера 4. По сигналу считывания данные и адрес приемника выдаются из ячейки памяти блока 30, адрес которой определяется содержанием счетчика 33 (при пер0 вом обращении - из нулевой ячейки), соответственно в шину 53 данных и шину 52 адреса. Через время задержки элемента 22 задержки, рассчитанное на максимальное время распространения сигналов в шинах, на

5 выходе элемента И 12 появляется единичный сигнал, поступающий через шину 50 стробирования на входы стробирования дешифраторов 38 всех каналов 1.

На адресный вход дешифраторов 38 поступает адрес с шины 52 адреса. В каналеприемнике на соответствующем выходе дешифратора 38 появляется единичный сигнал, который поступает через элемент И 16 (при первом обращении вход элемента И 16 открыт, так как при нулевом состоянии триг- гера 5 на выходе элемента И-НЕ 28 установлена 1) на вход разрешения записи блока 41 буферной памяти, входы счётчика 35, триггера 5. элемента 54 задержки и формирователя 25, который вырабатывает одиночный импульс, поступающий на вход триггера 57 и через элемент 56 запрета (элемент 56 запрета открыт, так как на его запрещающий вход поступает нулевой сигнал с элемента 54 задержки) в шину 51 ответа. По сигналу записи данные, установленные на шине 53 данных, записываются в ячейку памяти блока 31 канала приемника, адрес которой определяется содержимым счетчика 35 (при первом обращении - в нуле- вую ячейку), Импульс с выхода формирователя 25, установив по переднему фронту триггер 57 в единичное состояние, закрывает элемент 58 запрета, что блокирует поступление импульса с форми- рователя 55 в шину 51. По заднему фронту импульса с формирователя 55 триггер 57 переключается в нулевое состояние.

Таким образом, в шине 51 ответа будет сформирован лишь один импульс, который через элемент 23 задержки ка.нала-источни- ка, время задержки которого рассчитано на время, достаточное для записи данных в блоке 31 канала-приемника, устанавливает в канале-источнике триггер 3 в нулевое со- стояние, устанавливая таким образом нулевой сигнал через элемент И 14 на входе разрешения считывания блока 30, на входах счетчика 33 и триггера 4. Счетчик 33 при этом увеличивает свое состояние на 1, а триггер 4 переходит в нулевое состояние. После обнуления триггера 3 канала-источ ника в шине 50 стробирования через элемент И 12 устанавливается нулевой сигнал, который запрещает дешифрацию адреса в 4 дешифраторах 38 каналов 1. При этом в канале-приемнике через элемент И 16 устанавливается нулевой сигнал на входе разрешения записи блока 31 буферной памяти, входах счетчика 35 и триггера 5. Счетчик 35 5 увеличивает свое состояние на 1, а триггер 5 устанавливается в единичное состояние.

Таким образом в канале-приемнике состояния счетчиков 34 и 35 стали различны- 5 ми. поэтому на выходе схемы 37 сравнения установится нулевой сигнал, а на выходе элемента И-НЁ 29 установится единичный сигнал, который свидетельствует о наличии данных в блоке 31 буферной памяти.

0 5

Этот сигнал поступает на вход элемента И 15 и выход 45 разрешения запроса. Приемник информации периодически анализирует состояние выхода 45 своего канала 1. При наличии на выходе 45 единичного сигнала приемник информации выдает на вход 47 сигнал Запрос, который через элемент И 15 поступает на вход разрешения считывания блока 31 буферной памяти, входы счетчика 34 и триггера 5. При этом данные из ячейки памяти блока 31, адрес которой определяется состоянием счетчика 34 (при первом обращении - .из нулевой ячейки), выдаются через информационный вход 42 в приемник информации. По заднему фронту сигнала Запрос счетчик 34 увеличивает свое состояние на Г, а триггер 5 устанавливается в нулевое состояние. В случае, если из источника информации в блок 30 буферной памяти канала-источника поступило несколько слов данных, предназначен- ных для передачи (причем адреса. приемников могут быть различными), то содержимое счетчиков 32 и 33 после первой передачи данных останутся различными. При этом на выходе схемы 36 сравнения присутствует нулевой сигнал, а на выходе элемента И-НЕ 27 установлен единичный сигнал, который, инвертируясь на элементе НЕ 7, не приводит к сбросу триггера 2. Так как триггер 2 канала-источника остается в единичном состоянии, то вход элемента И 11 этого канала будет открыт для прохожде-. ния сигнала ответа, задержанного на элементе 21 задержки.

В результате триггер 3 канала-источника будет вновь установлен в единичное состояние и аналогичным образом будет осуществляться передача следующего слова данных в блок 31 канала-приемника. В случае, если после передачи очередного слова данных содержимое счетчиков 32 и 33 оказывается одинаковым, то на выходе схемы 36 сравнения формируется единичный сигнал, а на выходе элемента И-НЕ 27 при условии, что триггер 4 находится в нулевом состоянии, т.е. производилось считывание из блока 30, вырабатывается нулевой сигнал, свидетельствующий о том, что блок 30 буферной памяти пуст. Этот сигнал, пройдя через элемент НЕ 7 и элемент ИЛИ 17, сбрасывает триггер 2. При этом с помощью элемента НЕ В в шине 49 запрета устанавливается нулевой сигнал,.т.е. разрешается производить захват магистрали другим какалом-источником.

В процессе обмена данными возможны следующие ситуации.

При выдаче данных из источника информации в канал-источник все ячейки блока 30 буферной памяти заняты.

При этом содержимое счетчиков 32 и 33 равны между собой, т.е. на выходе схемы 36 сравнения присутствует единичный сигнал, а триггер. 4 находится в единичном состоянии (до этого производилась запись в блок 30 буферной памяти). В этом случае с выхода элемента И-НЕ 26 на вход элемента И 13 и на выход 43 выдается нулевой сигнал, запрещающий производить запись в блок 30, а с выхода элемента И-ИЕ 27 выдается единичный сигнал, поступающий в качестве сигнала запроса на захват магистрали на вход элемента И 9.

При выдаче данных из блока 30 канала- источника в блок 31 буферной памяти канала-приемника все ячейки блока 31 заняты.

При этом содержимое счетчиков 34 и 35 равны между собой, т.е. на выходе схемы 37 сравнения присутствует единичный сигнал, а триггер 5 находится в единичном состоянии {до этого производилась запись в блок 31 буферной памяти). В этом случае с выхода элемента И-НЕ 28 на вход элемента И 16 выдается нулевой сигнал, запрещающий производить запись в блок 31 и формировать с помощью формирователя 25 сигнал ответа. Нулевой сигнал с выхода элемента И-НЕ 28 поступает также через выход 46 в приемник информации. По этому сигналу приемник информации прерывает программу обработки данн.ых и производит считывание данных, записанных в блоке 31 буферной памяти, путем выдачи сигнала Запрос на вход 47 канала-приемника. При этом с выхода элемента И-НЕ 29 на вход элемента И 15 и выход 45 разрешения запроса выдается единичный сигнал. Так как в первом случае возможны простои источников информации, а во втором случае осуществляется прерывание приемников информации, то это может привести к снижению производительности ВС. Поэтому емкость блоков 30 и 31 буферной памяти должна быть рассчитана таким образом, чтобы вероятность переполнения блоков 30 и 31 была достаточно мала.

При поступлении запускающего (единичного) сигнала на вход формирователя 25 (из-за выхода из строя этого формирователя) с его выхода постоянно снимается единичный уровень.

В этом случае импульс (для нормальной работы устройства) в шину 51 будет сформирован за счет элемента 56 запрета и элемента 54 задержки, так как на выходе элемента 56 запрета будет единичный сигнал до момента, обусловленного задержкой единичного сигнала на элементе 54 заержки, задержка которого рассчитана на время нормального срабатывания формирователя 25 и элемента 56 запрета. При этом

риггер 57 единичным сигналом с выхода формирователя 25 поддерживается в единичном состоянии, что блокирует с помощью элемента 58 запрета выдачу в шину 51 импульса с выхода формирователя 55.

При поступлении запускающего сигнала на вход формирователя 25 (из-за его выхода из строя) с его выхода постоянно снимается нулевой сигнал.

В этом случае импульс в шину 51 будет

сформирован формирователем 55, так как триггер 57 в нулевом состоянии и элемент 58 запрета открыт.

Таким образом, в предлагаемом устройстве при выходе из строя формирователя 25

обеспечивается нормальная работа за счет наличия двух дополнительных трактов формирования импульса в шину 51 ответа, т.е. за счет резервирования наиболее уязвимого места в. устройстве появляется возможность повышения его надежности.

Формула изобретения

Многоканальное устройство для приоритетного подключения источников информации к общей магистрали, содержащее М (М - число модулей) каналов, каждый из которых содержит четы ре триггера, три элемента НЕ, четыре элемента задержки, три элемента

ИЛИ, восемь элементов И, два формирователя импульсов, четыре элемента И-НЕ, два блока буферной памяти, четыре счетчика, две схемы сравнения, дешифратор, причем .в каждом канале выход первого элемента

НЕ соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого триггера, единичный выход которого соединен с первыми входами первого элемента ИЛИ, второго элемента И и входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И, вход первого элемента НЕ и выход второго элемента НЕ соединены через шину запрета общей магистрали устройства, второй вход первого элемента И соединен с входом третьего элемент НЕ, первым входом третьего элемента И и с выходом первого элемента И-НЕ, выход третьего элемента НЕ соединен с первым входом

второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен с.входом второго элемента НЕ, вторые входы первого и второго элементов ИЛИ К-го канала соединены через шину опроса общей магистрали

устройства с выходом первого элемента ИЛИ (К-1)-го канала (К 2,М). выход второго элемента И соединен с первым входом четвертого элемента И и входом первого формирователя импульсов, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым входом третьего элемента И, с первым входом пятого элемента И и входом второго элемента задержки выход которого соединен с вторым входом пятого элемента И, выход которого соединен с шиной стробирования общей магистрали устройства, второй вход третьего элемента ИЛИ соединен с выходом четвертого элемента И, второй вход которого соединен с выходом третьего элемента задержки, вход которого соединен с нулевым входом второго триггера и выходом четвертого элемента задержки, вход которого соединен с шиной ответа общей магистрали устройства, выход шестого элемента И соединен с входом первого счетчика, входом записи первого блока буферной памяти и единичным входом третьего триггера, единичный и нулевой выходы которого соединены с первыми входами соответственно второго и первого элементов И-НЕ, выход второго элемента И-НЕ соединен с первым входом шестого элемента И и является выходом сигнала разрешения выдачи канала,- группа выходов первого счетчика соединена с входом адреса записи первого блока буферной памяти и первой группой входов первой схемы сравнения, выход которой соединен с вторыми входами первого и второго элементов И-НЕ, выход третьего элемента И соединен с входом считывания первого блока буферной памяти, счетным входом второго счетчика и нулевым входом третьего триггера, второй вход шестого элемента И является входом сигнала выдачи канала, информационный вход первого блока буферной памяти является информационным входом канала, первая и вторая группы информационных выходов первого блока буферной п-змяти соединены соответственно с шиной адреса и с шиной данных общей магистрали устройства, группа выходов второго счетчика соединена с входом адреса считывания первого блока буферной памяти и второй группой входов первой схемы сравнения, выход седьмого элемента И соединен со счетным входом третьего счетчика, входом считывания второго блока буферной памяти, нулевым входом четвертого

4 5 55

триггера, единичный и нулевой выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И-ИЕ, выход последнего соединен с пер- 5 вым входом седьмого элемента И и является выходом сигнала разрешения запроса канала, группа выходов третьего счетчика соединена с входом адреса считывания второго блока буферной памяти и первой группой 10 входов второй схемы сравнения, выход которой соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента И-НЕ соединен с первым входом восьмого элемента И и является 15 выходом сигнала прерывания канала, выход восьмого элемента И соединен с входом записи второго блока буферной памяти, со счетным входом четвертого .счетчика, единичным входом четвертого триггера, входом 20 второго формирователя импульсов, группа выходов четвертого счетчика соединена с входом адреса,записи второго блока буферной памяти и второй группой входов второй схемы сравнения, информационный вход 5 второго блока буферной памяти соединен с шиной данных общей магистрали устройства, а информационный выход является информационным выходом канала, второй - вход седьмого элемента И является входом 0 сигнала запроса канала, информационный и стробирующий входы дешифратора соединены соответственно с шинами адреса и стробирования общей магистрали устройства, а выход - с вторым входом восьмого 5 элемента И, отличающееся тем, что, с целью повышения надежности за счет резервирования тактов выдачи импульсов в шину ответа устройства, в него введены в каждый канал пятый элемент задержки, тре- тий формирователь импульсов, пятый триггер и два элемента запрета, причем вход второго формирователя импульсов соеди- . нен с входом пятого элемента задержки, выход которого соединен с инверсным вхо- дом первого элемента запрета и входом третьего формирователя импульсов, выход которого соединен с нулевым входом пятого триггера и прямым входом второго элемента запрета, выход которого соединен с ши- ной ответа общей магистрали устройства, выход второго формирователя импульсов соединен с единичным входом пятого триггера и с прямым входом первого элемента запрета, выход которого соединен с шиной ответа общей магистрали устройства, единичный выход пятого триггера соединен с инверсным входом второго элемента запрета.

Изобретение относится к вычислительной технике и может быть применено для построения многомашинных и многопроцессорных вычислительных систем с использованием общей магистрали. Цель изобретения - повышение надежности за счет резервирования тактов выдачи импульсов в шину ответа устройства. Достижение цели обеспечивается введением в каждый канал устройства элемента задержки, двух элементов запрета, триггера и формирователя импульсов. Триггер обеспечивает переключение трактов формирователя сигнала в шину ответа при отказе одного из них. Элемент задержки и первый элемент запрета образует первый резервный тракт выдачи импульсов в шину ответа, а формирователь импульсов и второй элемент запрета - второй резервный тракт. 2 ил.

Фиг.1

l4(25,55)j

7pliH§l7@

t/г.г

48 9515253 50