МИКРОПРОГРАММНЫЙ ПРОЦЕССОР Советский патент 2005 года по МПК G06F15/00 G06F9/22 

1. Микропрограммный процессор, содержащий операционный блок, блок микропрограммного управления, блок синхронизации, мультиплексор условий, коммутатор адреса, первый, второй и третий регистры, регистр команды, регистр данных, регистр адреса памяти, блок ключей с тристабильным выходом, причем вход сброса микропрограммного процессора соединен с входом сброса блока микропрограммного управления и входом сброса блока синхронизации, вход прерывания микропрограммного процессора соединен с входом вектора прерывания блока микропрограммного управления, вход синхронизации микропрограммного процессора соединен с входом синхронизации блока синхронизации, группа входов управления обменом с памятью микропрограммного процессора соединена с первой группой входов задания режима блока синхронизации, первая группа выходов которого соединена с группой выходов управления обменом микропрограммного процессора, с первого по пятый выходы второй группы выходов блока синхронизации соединены соответственно с входами разрешения записи регистра команд, первого регистра, второго регистра, регистра адреса памяти и регистра данных, выход второй группы выходов блока синхронизации соединен с входом управления третьим состоянием регистра данных, первый и второй выходы третьей группы выходов блока синхронизации соединены соответственно с первым и вторым входами синхронизации операционного блока, первый выход третьей группы выходов блока синхронизации соединен с входами синхронизации третьего регистра и блока микропрограммного управления, первая группа выходов блока микропрограммного управления соединена с второй группой входов задания режима блока синхронизации, вторая группа выходов блока микропрограммного управления соединена с группой входов микроинструкций операционного блока, третья группа выходов блока микропрограммного управления соединена с группой адресных входов мультиплексора условий, выход которого соединен с входом анализируемого условия блока микропрограммного управления, четвертая группа выходов блока микропрограммного управления соединена с группой управляющих входов коммутатора адреса, выход которого соединен с адресным входом операционного блока, выход признака готовности которого соединен с младшим разрядом информационного входа мультиплексора условий, первый информационный вход-выход операционного блока соединен с информационным входом регистра данных, выход которого соединен с информационным входом-выходом микропрограммного процессора и с информационным входом первого регистра, выход которого соединен с информационным входом третьего регистра, первый выход первого регистра соединен с информационным входом второго регистра, выход старших разрядов которого соединен с входом кода операции блока микропрограммного управления, выход младших разрядов второго регистра соединен с информационным входом регистра команд, выход которого соединен с первым информационным входом коммутатора адреса, первый выход третьего регистра соединен со вторым информационным входом коммутатора адреса, выход регистра адреса памяти соединен с адресным выходом процессора, отличающийся тем, что, с целью расширения области применения за счет обеспечения переменной длительности такта работы, в микропрограммный процессор дополнительно введены блок формирования признаков, блок формирования длительности тактов, блок регистров обмена, мультиплексор данных, суммирующий блок, причем пятая группа выходов блока микропрограммного управления соединена с группой входов кода инструкции суммирующего блока, шестая группа выходов блока микропрограммного управления соединена с группой входов управления режимом работы блока регистров обмена, первый вход блока микропрограммного управления соединен с адресным входом мультиплексора данных, второй выход блока микропрограммного управления соединен с входом управления третьим состоянием мультиплексора данных, третий выход блока микропрограммного управления соединен с управляющим входом блока ключей с тристабильным выходом, седьмая группа выходов блока микропрограммного управления соединена с группой управляющих входов блока формирования признаков, восьмая группа выходов блока микропрограммного управления соединена с входами установки блока формирования длительности тактов, девятая группа выходов блока микропрограммного управления соединена с первой группой информационных входов мультиплексора данных, выход которого соединен с первым информационным входом-выходом операционного блока, первым информационным входом суммирующего блока и первым информационным входом-выходом блока регистров обмена, второй информационный вход-выход блока регистров обмена соединен с вторым информационным входом суммирующего блока и с вторым информационным входом-выходом операционного блока, выходы блока ключей с тристабильным выходом соединены с младшими разрядами второго информационного входа-выхода операционного блока и блока регистров обмена, третий информационный выход блока регистров обмена соединен с третьим информационным входом суммирующего блока, группа выходов третьего регистра соединена со второй группой информационных входов мультиплексора данных, второй выход третьего регистра соединен с четвертым информационным входом суммирующего блока, выходы которого соединены с соответствующими разрядами информационного входа регистра адреса памяти и с младшими разрядами четвертого информационного входа блока регистров обмена, выход кода признаков блока формирования признаков соединен со старшими разрядами четвертого информационного входа блока регистров обмена, первый выход третьей группы выходов блока синхронизации соединен с входом синхронизации блока формирования признаков, второй выход третьей группы выходов блока синхронизации соединен с входом синхронизации блока регистров обмена, выход группы признаков результатов операционного блока соединен с входом группы признаков блока формирования признаков, информационные выходы блока формирования признаков соединены со старшими разрядами информационного входа мультиплексора условий, четвертая группа выходов блока синхронизации соединена с группой управляющих входов блока формирования длительности тактов, выход которого соединен с входом останова блока синхронизации, выход регистра команд соединен с информационным входом блока ключей с тристабильным выходом.

2. Процессор по п. 1, отличающийся тем, что блок синхронизации содержит с первого по двенадцатый J-K-триггеры, с первого по тринадцатый элементы И, первый и второй элементы И-НЕ, первый и второй элементы НЕ, причем вход синхронизации блока синхронизации соединен с входами синхронизации с первого по двенадцатый J-K-триггеров, вход сброса блока синхронизации соединен с входами сброса третьего, четвертого, пятого, восьмого и одиннадцатого триггеров, первый вход первой группы входов задания режима блока синхронизации соединен с первым входом первого элемента И-НЕ, первыми входами первого и второго элементов И и входом первого элемента НЕ, второй вход первой группы входов задания режима блока синхронизации соединен с входом второго элемента НЕ, выход которого соединен с вторым входом второго элемента И, входы с первого по восьмой второй группы входов задания режима блока синхронизации соединены с первыми входами элементов И с третьего по десятый соответственно, вход останова блока синхронизации соединен с первым входом одиннадцатого элемента И, выход первого элемента И-НЕ соединен с вторым входом одиннадцатого элемента И, выход которого соединен с вторыми входами с пятого по десятый элементов И, с первым выходом четвертой группы выходов блока и с входом установки в "единицу" первого триггера, прямой выход которого соединен с первым выходом третьей группы выходов блока синхронизации и с входом установки в "единицу" второго триггера, инверсный выход первого триггера соединен с первыми входами двенадцатого элемента И и второго элемента И-НЕ и с входом установки в "ноль" второго триггера, прямой выход которого соединен с вторыми входами третьего и четвертого элементов И, второго элемента И-НЕ, входом установки в "ноль" первого триггера и с вторым выходом третьей группы выходов блока синхронизации, инверсный выход второго триггера соединен с вторым входом двенадцатого элемента И, выход которого соединен с третьим входом одиннадцатого элемента И и с вторым выходом четвертой группы выходов блока синхронизации, выход первого элемента И соединен с входом установки в "единицу" третьего триггера, прямой выход которого соединен со вторым входом первого элемента И-НЕ, выход первого элемента НЕ соединен с входами установки в "ноль" третьего, пятого и двенадцатого триггеров, выход второго элемента И соединен с входами установки в "ноль" четвертого, восьмого, девятого и десятого триггеров, с входом установки в "единицу" пятого триггера, выход шестого элемента И соединен с входом установки в "единицу" четвертого триггера, выход которого соединен с вторым входом первого элемента И и третьим входом второго элемента И, выход пятого элемента И соединен с входом установки в "единицу" восьмого триггера, прямой выход которого соединен с входом установки в "единицу" двенадцатого триггера, прямой выход которого соединен с первым входом тринадцатого элемента И, прямой выход пятого триггера соединен с вторым входом тринадцатого элемента И и с входом установки в "единицу" одиннадцатого триггера, инверсный выход пятого триггера соединен с входом установки в "ноль" одиннадцатого триггера, выходы седьмого, восьмого, девятого и десятого элементов И соединены с входами установки в "единицу" девятого, десятого, шестого и седьмого триггеров соответственно, выход второго элемента И-НЕ соединен с входами сброса шестого и седьмого триггеров, инверсные выходы восьмого, четвертого, девятого, десятого и пятого триггеров соединены соответственно с первого по пятый выходами первой группы выходов блока синхронизации, инверсный выход седьмого триггера, прямой выход одиннадцатого триггера, инверсный выход шестого триггера, выходы третьего, четвертого и тринадцатого элементов И соединены соответственно с первого по шестой выходами второй группы выходов блока синхронизации.

3. Процессор по пп. 1 и 2, отличающийся тем, что блок формирования длительности тактов содержит мультиплексор, группу из N-1 элементов И, группу из N элементов Исключающее ИЛИ, регистр, первый и второй элементы И, при этом вход установки блока формирования длительности тактов соединен с первым информационным входом мультиплексора, первый вход группы управляющих входов блока формирования длительности тактов соединен с управляющим входом мультиплексора и первым инверсным входом первого элемента И, второй вход группы управляющих входов блока соединен с прямым входом первого элемента И, выход которого соединен с первыми входами элементов И группы и с первым входом первого элемента Исключающее ИЛИ группы, выходы элементов И группы соединены с первыми входами группы элементов Исключающее ИЛИ со второго по N-й соответственно, выходы элементов Исключающее ИЛИ группы соединены с группой информационных входов регистра, вход синхронизации блока формирования длительности тактов соединен с входом синхронизации регистра, группа прямых выходов которого соединена с входами второго элемента И, выход которого соединен с вторым инверсным входом первого элемента И и с выходом блока, инверсные выходы регистра соединены с соответствующими разрядами второго информационного входа мультиплексора, первый выход мультиплексора соединен с вторыми входами элементов И группы и с вторым входом первого элемента Исключающее ИЛИ группы, второй выход мультиплексора соединен с третьими входами элементов И со второго по (N-1)-й группы и с вторым входом второго элемента Исключающее ИЛИ группы, (N-1)-й выход мультиплексора соединен с N-м входом (N-1)-го элемента И группы и с вторым входом (N-1)-го элемента Исключающее ИЛИ группы, N-й выход мультиплексора соединен с вторым входом N-го элемента Исключающее ИЛИ группы.

4. Процессор по п.1, отличающийся тем, что блок формирования признаков содержит мультиплексор, первый, второй, третий, четвертый и пятый элементы И, элемент ИЛИ, первый, второй, третий и четвертый D-триггеры, регистр и преобразователь кода, причем с первого по четвертый входы группы входов признаков блока формирования признаков соединены с вторыми разрядами с первого по четвертый информационных входов мультиплексора, шина логического нуля соединена с третьими разрядами с первого по четвертый информационных входов мультиплексора, первый вход группы входов признаков блока соединен с первым входом первого элемента И, выход которого соединен с четвертым разрядом первого информационного входа мультиплексора, второй вход группы входов признаков блока соединен с первым входом элемента ИЛИ, выход которого соединен с четвертыми разрядами второго информационного входа мультиплексора, первый вход группы управляющих входов блока формирования признаков соединен с управляющим входом мультиплексора, со второго по пятый входы группы управляющих входов блока соединены с первыми входами соответственно со второго по пятый элементов И, шестой вход группы управляющих входов блока соединен с информационным входом регистра, вход синхронизации блока формирования признаков соединен с входом синхронизации регистра и с вторыми входами со второго по пятый элементов И, выходы которых соединены с входами синхронизации соответственно с первого по четвертый триггеров, с первого по четвертый выходы мультиплексора соединены с информационными входами соответственно с первого по четвертый триггеров, выход первого триггера соединен с вторым входом первого элемента И и с первым входом преобразователя кода, выход второго триггера соединен с вторым входом элемента ИЛИ и с вторыми входами преобразователя кода, выход третьего триггера соединен с четвертым разрядом третьего информационного входа мультиплексора и с третьим входом преобразователя кода, выход четвертого триггера соединен с четвертым разрядом четвертого информационного входа мультиплексора и с четвертым входом преобразователя кода, с первого по третий выходы регистра соединены соответственно с пятого по седьмой входами преобразователя кода, выход которого соединен с выходом кода признаков блока формирования признаков.