Резервированная вычислительная система Советский патент 1991 года по МПК G06F15/16 G06F11/20 

С

Изобретение относится к вычислительной технике и может быть использовано для построения контроллеров повышенной надежности. Цель изобретения - повышение надежности за счет увеличения допустимого времени рассинхронизации. Система содержит триггеры 1 состояния, элементы ИЛИ 2, дешифраторы 4 адреса, блок 5 управления выводом, блок 6 реконфигурации. 4 ил.

CS

Ю

м о

Фаг. 1

Изобретение относится к вычислительной технике и может использоваться для построении контроллеров повышенной надежности.

Цель изобретения - повышение надежности за счет увеличения допустимого времени рассинхронизации

На фиг.1 представлена структурная схема многопроцессорной системы, на фиг.2 -- структурная схема блока реконфигурации; на фиг.З -- ст руктурная схема блока управления зыводом; ка фиг.4 - структурная схема махоритзпного блока.

Многопроцессорная система (фиг.1) со держит триггеры 1-| 1н состояния, элементы 2i, . ., 2р ИЛИ, вычислительные блоки

3i, ..., Зн, дешифраторы 4i 4н адреса,

блок 5 управления выводом, блок б реконфигурации, бпок 6 реконфигурации (фиг.2) содержит мажоритарный блок 7, триггер 8 фиксации сбоя, счетчик 9 сбоев, триггер 10 фиксации ошибки, элемент 11 ИЛИ, блок 12 памяти, регистр 13 номера триады, элементы 141, 142, 14з задержки, блок 5 управления выводом (фмг.З) содержит одновибраторы 15. 16 и узел 17 памяти, мажоритарный блок / (фиг.4) содержит шифратор 18, коммутаторы 19i19к и узлы памяти, где р разрядность м(истралей блоков 3: Н 2 . Для обеспечения режима повышенной достоверности выдаваемой информации е системе (.рализуется принцип голосования 2 из 3, при этом незадействованные блоки 1 находя.ся в отключенном состоянии.

Система работает следующим образом. После формирования триады активные блоков 3 с пульта с помощью установки со- стветсгиующих триггеров 1, блоки 3 проводят процедуру начальной загрузки и начинают чыполмят-,, профаммы, записанные г, ПЗУ. При обращении к стратегически важным уст; ойствам дешифраторы 4 преобразуют ьдрес в си; нал Нет готовности, который поступает на &ход ожидания блоков 3, активных ч данном цикле управления которые выдают cm нал Ожидание на вход блока 5. При совпадении более половины этих запускается одновибратор 15, а чррез максимальное время рассинхро- низзцми Тр или после совпадения сигналов Сжидчние активных блоков 3 на время голосования Та запускается одновибргпор 16 после грихода сигнала Сброс. со второго выхода узла 17 на одноименный вход одяовибратора 15 На время Та блок 6 стя- новится активным, при эюм одновременно на время голосования дешифраторы 4 пере водятся сиг пялом А в неактивное состояние и блоки 3 . ЗЮ цикл выдачи одного сообщения. Аг,рог и данные мажорируются

в блоке 7, реализованном на блоках памяти, и поступают с необходимыми задержками на магистраль внешних устройств. Задержки реализуются и поэтому не показаны.

Блок 7, кроме того, выдает строб ошибки, который фиксируется в триггере 8, по стробу ошибки также с задержкой в регистр 10 записывается номер неисправного блока 3. Счетчик 9 переполняется после двух им0 пульсов от триггера 8, т.е. если в двух подряд циклах вывода появляются сбои, при этом соответствующий блок 3 считается отказавшим Когда активные блоки 3 выдают сигнал 4 - Конец вывода, блок 12, выпол5 няющий функции адаптации к сбоям, формирует соответствующие сигналы: через элементы 14i и 142 соответственно сброс триггера 8 и счетчика 9, если не было отказа и сбоя - запись по задержанному с по0 мощью элемента 14з сигналу Конец вывода кода в регистр 13 для выбора новой триады блоков 3 в случае конфигурации и если в запас еще есть блоки 3. Если в запасе блоков 3 нет, реконфигурация не производится.

5Если был сбой или отказ с реконфигурацией, то блок 12 выдает сигн.чл Сброс по линии сбой. Сигнал Отказ фиксируется в соответствующем триггере 1 н и отказавший блок может начать работу лишь после

0 команды с пульта и при очередной реконфигурации. Через блок 7 ошибочная информация пройдет на выход системы при ошибке в двух блоках 3 одновременно в одних и тех же разрядах. Во время вывода

5 фиксируется последняя из обнаруженных ошибок и соответствующий блок 3 считается неисправным. Ввод информации осуществляется параллельно, при этом голосуется информация только на адресной шине, а

0 реконфигурация не производится.

Обработка информации происходит независимо в каждом активном вычислительном блоке 3.

Для любой многопроцессорной систе5 мы с возможностью реконфигурации выполняется соотношение

Р Рр- Рн,

где Р - вероятность безотказной работы; Рр и Рн - вероятности безотказной работы ре0 зервированной и нерезервированной частей системы. При этом для кратностей резервирования больше четырех величина Рр практически не влияет на прирост надежности полому не целесообразно примеЬ пять резервирования большей кратности. Кроме того, минимизация нерезервированной чисти аппаратуры вносит основной вклад в повышение надежности и следовательно высокой достоверности функционирования.

Блоки памяти, реализующие комбинационные функции, легко резервируются одним из известных способов пассивного резервирования, кодирование в них информацией с защитой от ошибок дополнитель- но повышает достоверность их работы.

В данной системе использованы реализованные на блоках памяти мажоритарные блоки, что позволило использовать только один регистр номера триады. Голосование информации во время обмена с заданным множеством внешних устройств избавляет от необходимости разработки общего генератора синхроимпульсов и позволяет эффективно использовать вычислительную мощность системы.

Формула изобретения Резервированная вычислительная сис

тема, содержащая Н вычислительных блоков (Н - кратность резервирования) и блок реконфигурации, причем информационные выходы 1-го (I 1,Н) вычислительного блока соединены с входами 1-й группы информационных входов блока реконфигурации, о т- личающаяся тем, что, с целью повышения надежности за счет увеличения допустимого времени рассинхронизации, в нее введены Н трип еров состояния, Н элементов ИЛИ, Н дешифраторов адреса, и блок управления выводом, 1-й вход запуска системы соединен с входом установки в 1 1-го (I 1,Н) триггера состояния, выход которого

Фа г. 2

5

0 5

0

5 0

соединен с l-м входом первой группы управляющих входов блока реконфигурации, информационные выходы первой группы которого соединены с информационными входами вычислительных блоков и выходами системы, выход 1-го триггера состояния соединен с первым входом 1-го элемента ИЛИ, выход которого соединен с входом начальной установки 1-го вычислительного блока, адресные выходы которого соединены с информационными входами 1-го дешифратора адреса, первый выход которого соединен с i-м входом второй группы управляющих входов блока реконфигурации, информационные выходы второй группы которого соединены с входами первой группы блока управления выводом, выход которого соединен с входом запуска блока управления выводом, выход которого соединен с входом запуска блока реконфигурации и входами сброса дешифраторов адреса, второй выход 1-го дешифратора адреса соединен с входом готовности 1-го вычислительного блока, выход признака ожидания которого соединен с 1-м входом второй группы входов блока управления выводом, 1-й выход группы выходов признаков отказа блока реконфигурации соединен с входом синхронизации 1-го триггера состояния, D- вход которого соединен с шиной лог. О устройства, выход признака сбоя блока реконфигурации соединен с вторыми входами элементов ИЛИ.

Номер триады

Фиг.З