Последовательный сумматор Советский патент 1991 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и может быть использовано для суммирования, вычитания, выделения большего числа in двух чисел с учетом их знаков, представпен- ных многоразрядным последовательным кодом золотой пропорции.

Цель изобретения - расширение функциональных возможностей за счет выполнения операций выделения большего числа из двух чисел с учетом их знаков.

На чертеже приведена схема последовательного сумматора.

Последовательный сумматор содержит третий 1 и четвертый 2 коммутаторы, предназначенные для управления режимом работы последовательного сумматора, регистр 3 для промежуточного хранения дополнительных сигналов и сигнала знака суммы (разности), блок 4 формирования знаковых сигналов для формирования знака операции и знака суммы (разности), блок 5 формирования дополнительных сигналов для формирования дополнительных сигналов и сигнала суммы (разности), триггер 6, первый элемент ИЛИ 7, первый элемент НЕ 8, второй элемент НЕ 9, первый элемент И 10, второй элемент И 11, третий элемент И 12, второй элемент ИЛИ 13, предназначение для формирования сигнала, определяющего большее число из двух чисел с учетом их знаков, первый коммутатор 14 для коммутации большего числа, пятый коммутатор 15 для коммутации знака большего числа, второй коммутатор 16 для коммутации сигнала суммы (разности) или большего числа, шестой коммутатор 17 для коммутации знака суммы (разности) или знака большего числа, тактовый вход 18 сумматора,предназначенный для синхронизации режима

0

5

0

5

0

5

0

5

записи регистра 3, вход 19 начааь- ной установки сумматора,предназначенный для обнуления регистра 3, входы 20 и 21 знака первого и второго операндов (X, Y) сумматора соответственно, предназначенные для формирования знака операции и результата, вход 22 задания вида операции сумматора, предназначенный для выброса выполняемой операции, входы 23 и 24 первого и второго операндов (X, v) сумматора соответственно, предназначенные для формирования результата операции, выход 25 результата сумматора, предназначенный для вывода результата операции, выход 26 знака сумматора,предназначенный для вывода знака результата операции.

Кроме того, сумматор содержит входы 27-33 разрядов с первого по седьмой информационного входа регистра 3, входы 34 и 35 разрешения записи и установки в О регистра 3 соответственно, управляющей вход 36, первый 37 и второй 38 информационные входы блока 4 формирования знаковых сигналов, выходы 39-45 разрядов с первого по седьмой регистра 3 соответственно, второй 46 и первый 47 выходы блока 4 формирования знаковых сигналов,входы 48-56 разрядов с первого по девятый входа блока 5 формирования дополнительных сигналов соответственно, выходы 57-63 разрядов с первого по

седьмой выхода блока 5 формирования дополнительных сигналов соответственно, управляющий вход 64, первый 65 и второй 66 информационные входы коммутатора 1Д, управляющей вход 67, первый 68 и второй 69 информационные входы коммутатора 15 соответственно, выходы 70 и 71 коммутаторов 14 и 15 соответственно, первый 72 и второй 73 информационные

51

входы,управляющий вход 74 коммутатора 16, управляющий вход 75, первый 76 и второй 77 информационные входы коммутатора 17.

Сущность и физическая возможность выделения большего из модулей двух чисел, представленных последовательными кодами золотой пропорции, поступающих со старших разрядов, заключается в ел ед ующе м.

Любое число в коде золотой пропорции имеет несколько форм представления, поэтому по первой старшей значащей цифре из двух чисел нельзя достоверно определить, какое число больше При выделении большего из двух чисел с учетом знаков необходимо вначале производить анализ знаков чисел. Кс- ли знаки обоих чисел положительные, производится вьщеление болычего из чисел. Если знаки обоих чисел отрицательные, то для выделения большего из двух чисел необходимо выделять модуль меньшего числа. Ксли знаки обоих чисел неодинаковые, то вьщелят необходимо положительное число. Знак результата будет знаком того числа, которое выделяется в качестве большего. Таким образом, анализируя знаки поступающих операндов и управляя со- от ветственно выделением разрядов чисел, можно выделить большее число с учетом знаков.

Последовательный сумматор работает следующим образом.

При выполнении сложения (вычитания) требуется на вход 22 подать нулевой сигнал, который управляет коммутаторами 1, 2, 16 и 17, при этом выход 25 подключается к выходу 63 разряда блока 5 формирования дополнительных сигналов, а на выход 26

подключается выход 45 разряда регист- 45 рон вход которого поступает сигнал

ра 3, входы 20 и 21 знаков подключаются к входам 37 и 38 блока 4. Дальнейшая работа сумматора при выполнении операции сложения (вычитания) приведена в известном сумматоре.

При выполнении операции выделения большего числа на вход 22 поступает единичный сигнал, который подключает через коммутаторы 1 и 2 к входам 37 и 38 блока сигналы логического нуля и логической единицы соответственно, а через коммутаторы 16 и 17 к выходам 25 и 26,- выходы коммутаторов 14 и 15.

логического нуля. Па второй вход тр тьего элемента И 12 поступает сигна логического нуля, на второй вход эл мента И 10 поступает нулевой сигнал

50 через элемент НЕ 8. аким образом, выходе элемента ИЛИ 13 присутствует сигнал логического нуля, вследствие чего на выходе 25 формируется код большего операнда Y. На выходе 26

55 формируется единичный сигнал, определяющий отрицательный знак числа.

Пусть операнд v намного больше п абсолютной величине операнда X. На выходе элемента ИЛИ 7 присутствует

10

20

При операции выделения болычего число из двух положительных чисел на входы 20 и 21 поступают сигналы логического нуля. Сигнал, определяющий большее число из модуля двух чисел, формируется на выходе элемента ИЛИ 7 аналогично известному сумматору. Пусть число X больше числа У,при этом на выходе элемента ИЛИ 7 формируется сигнал логической единицы, который поступает на первый вход элемента И 10, на второй вход которого поступает единичный сигнал с выхода

15 элемента НЕ 8, вследствие чего на

выходе элемента ИЛИ формируется единичный сигнал, который подключает на выход коммутатора 14 большее число X, которое через коммутатор 16 поступает на выход 25. При этом на выход 26 поступает знак большего числа.

Рассмотрим три варианта работы последовательного сумматора при операции выделения большого числа из двух отрицательных чисел, при ртом на входы 20 и 21 поступают сигналы логической единицы. Пусть число Y по модулю больше числа X, при этом на выходе элемента ПЛИ 7 (Нормируется сигнал логического нуля, который поступает на первый вход элемента И 10 и через элемент НЕ 9 на второй вход элемента И 12, на первый вход которого поступает сигнал логической единицы. На выходе элемента II 12 формируется сигнал логической единицы, который передает на выход 25 операнд X.

Пусть операнд X намного больше по абсолютной величине операнда Y, при

Q этом операнд Y на вход сумматора не поступает. R этом случае на инверсном выходе триггера 6 присутствует сигнал логической единицы, который поступает на первый вход элемента И 11, на вто-

25

30

5

5 рон вход которого поступает сигнал

логического нуля. Па второй вход третьего элемента И 12 поступает сигнал логического нуля, на второй вход элемента И 10 поступает нулевой сигнал

через элемент НЕ 8. аким образом, на выходе элемента ИЛИ 13 присутствует сигнал логического нуля, вследствие чего на выходе 25 формируется код большего операнда Y. На выходе 26

формируется единичный сигнал, определяющий отрицательный знак числа.

Пусть операнд v намного больше по абсолютной величине операнда X. На выходе элемента ИЛИ 7 присутствует

сигнал логического нуля, который через элемент НЕ 9 поступает на второй вход элемента И 12, на первый вход которого поступает сигнал логиче-

ской единицы с входа 7.1 . Таким образом, на выходе 25 формируется код операнда X.

Рассмотрим работу последовательного сумматора при операции выделе- ния большего числа из двух: операнд Y по абсолютной величин 3 болыче и отрицательный, операнд X - положительный. На выходе элемента ИЛИ 7 формируется сигнал логического нуля, который через элемент НЕ 9 поступает на второй вход элемента И 1, на первый вход которого поступает сигнал с входа 21. Таким обратом, на выходе 25 формируется код болычего числа X с учетом знаков.

Рассмотрим работу последовательного сумматора при операции выделения большего числа из двух: операнд X по абсолютной величине болыче и

отрицательный, операнд V - положительный. В этом случае на выходе ле- мента ИЛИ 7 формируется единичны сигнал, который, пройдя через элемент НЕ 9, поступает нутевым сиг на- лом на входы элементов И 11 и 12. Единичный сигнал с. входа 20 поступает на элемент НЕ 8, где инвертируется. Нулевой сигнал с. элемента НЕ 8 поступает на вход элемента И 10, вслед- ствие чего на выходе его формируется нулевой сигнал. таким образом, па вход 25 подается код операнда У, а на выход 26 - знак операнда v.

Формула изобретения

Последовательный сумматор, содержащий первый и второй элементы ИЛИ, первый и второй коммутаторы, блок фор мирования дополнительных сигналов, блок формирования знаковых сигналов и регистр, причем выходы с первого по шестой разрядов выхода блока Лорнирования дополнительных сигналов соединены с входами соответствующих разрядов информационного входа регистра, выходы с первого по шестой разрядов которого соединены с входами соответствующих разрядов входа блока формирования дополнительных сигналов, выход шестого разряда регистра соединен с управляющим входом блока формирования знаковых сигналов, первый

,-

0

0

5

выход которого соединен с входом седьмого разряда входа блока формирования дополнительных сигналов, второй выход блока формирования знаковых сигналов соединен с входом седьмого разряда информационного входа регистра, входы восьмого и девятого разрядов входа блока формирования дополнительных сигналов соединены с нходами соответственно первого и второго операндов сумматора, вход начальной установки которого соединен с входом установки р О регистра, вход разрешения записи которого соединен с тактовым входом сумматора, первый и второй информационные вхощ.1 первого коммутатора соединены с входами соо тветстр1СН- но первого и второго операндов C.VM- матора, выход седьмого разряда выхода блока формирования дополнительных сигналов соединен с информационным т.ходом второго коммутатора , второй информационный вход |.торот-о соединен с выходом первого м .ммутатора, вход задания вида операции сумматора соединен с управляющем входом второго коммутатора, пьгход которого является выходом результата сумма т i P л, выходы шестых разрядов выхода блока (Нормирования дополнительных сигналов и регистра соединены соответственно с первым и вторым входами первого элемента ИЛИ, о т п и ч л гс п и и с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции выделения Польшего числа из двух чисел с учетом их знаков, он содержит третий, четвертый, пятый и шестой коммутаторы, триггер, первый и второй элементы НЕ, первый, второй и третий элементы И, причем вход знака первого операнда сумматора соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока Лормир-ования знаковых сигналов, второй информационный вход которого соединен с выходом четвертого коммутатора, первый информационным вход которого соединен с нхо- дом знака второго операнда сумматора, с первым входом третьего элемента И, выход пятого коммутатора соединен с первым информационным входом шестого коммутатора, управляющей вход которого соединен с управляюпим входом второго коммутатора, управляющие входы первого и пятого KOMMVT.ITOров соединены с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, первый вход которого соединен с инверсным выходом триггера, второй вход второго элемента И соединен с выходом второго элемента НЕ и с вторым входом третьего элемента И, выход которого соединен с вторым входом второго эле- мента ИЛИ, третий вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первого элемента ИЛИ и с входом второго элемента НЕ, второй вход пер- вого элемента И соединен с выходом первого элемента НЕ, вход которого соединен с первым информационным входом третьего коммутатора, с первым информационным пходом пятого комму- татора и с третьим входом второго элемента И, входы установки в 1

и в О триггера соединены соответственно с входом второго операнда сумматора и с входом начальной установки сумматора, второй информационный вход третьего коммутатора соединен с входом потенциала логического нуля сумматора, вход потенциала логической единицы которого соединен с вторым информационным входом четвертого коммутатора, управляющий вход которого соединен с управляюгтим входом третьего коммутатора и с входом задания вида операции сумматора, выход седьмого разряда регистра соединен с вторым информационным входом шестого коммутатора, выход которого является выходом знака сумматора,вход знака второго операнда сумматора соединен с вторым информационным входом пятого коммутатора.

Цосчедоп.1 г ельгаш сумматор относится к вычислительном технике и может быть пспольтован для построения снсциаличиропачных вычислительных устройств, H vn. тобретония - расширение функциональных позможно- стей та счет штопления операции выделения большего числа ит двух чисел с учетом их т на ко т. Послсдопатель- ш.ш сумматор гог(ерлиг третий коммутатор 1, четвертый коммутатор 2, регистр 3, блок 4 г)(1рм ф тьпния ячако- вых СШНПЛОР, блок S формирования чо