Показать метаданные Скрыть метаданные

(19)

(11)

1 635 217

(13)

(51)

МПК

G11C15/04(2000-01-01)

(21) (22)

Заявка

4694769, 1989-05-23

(22)

дата подачи заявки

1989-05-23

(45)

опубликовано

1991-03-15

(72)

авторы

Горский Владимир ПавловичМироненко Елена ИгоревнаКоваленко Сергей Саввич

Динамическая программируемая логическая матрица Советский патент 1991 года по МПК G11C15/04

Описание патента на изобретение SU1635217A1

(21)4694769/24 1

(22)23.05.89

(46) 15.03.91. Бюл. № 10

(72) В.П.Горский, Е.И.Мироненко

и С.С-.Коваленко

(53)681.327.6 (088.8)

(56)Neil Н.Е. Weste et al. Princip- les of CMOS VLSI Design. - Addison - Wesley, 1985, p. 371.

Там же, с. 373.

(54)ДИНАМИЧЕСКАЯ ПРОГРАММИРУЕМАЯ ЛОГИЧЕСКАЯ МАТРИЦА

(57)Изобретение относится к вычислительной технике и может быть использовано в интегральных схемах на

КМОП-транзисторах. Целью изобретения является упрощение динамической программируемой логической матрицы. Матрица содержит элемент синхронизации на транзисторе 11 с соответствующими связями. Транзистор И формирует сигнал, разрешающий передачу информации из матричного блока И 8 через элементы 10 согласования в матричный блок ИЛИ 9 только после того, как на выходах блока 8 появится информация. При этом одного элемента синхронизации на транзисторе 11 достаточно для осуществления синхронизации всех элементов 10 согласования. 2 з.п. ф-лы, 4 ил.

Иллюстрации к изобретению SU 1 635 217 A1

Реферат патента 1991 года Динамическая программируемая логическая матрица

Формула изобретения SU 1 635 217 A1

со ел

Изобретение относится к вычислительной технике и может быть использовано в интегральных схемах на КМОП-транэисторах.

Целью изобретения является упрощение динамической программируемой матрицы.

На фиг.1 приведена блок-схема динамической программируемой логичес- кой матрицы (ПЛМ) на фиг.2 - электрическая схема элемента согласования; на фиг. 3, 4 - электрические схемы матричных блоков И и ИЛИ соответственно.

Динамическая ПЛМ содержит информационные входы 1, выходы 2, входы 3-6 синхронизации, формирователи 7 входных уровней, матричный блок И 8, матричный блок ИЛИ 9, элементы 10 согласования, элемент синхронизации на транзисторе 11.

Формирователи 7 имеют информационные входы 12 и выходы 13, 14. Блок И 8 имеет информационные входы 15 и выходы 16. Элементы 10 имеют информационные входы 17 и выходы 18. Блок ИЛИ 9 имеет информационные входы 19 и выходы 20. Входами 3-6 синхронизации являются соответственно вход 21 предустановки блока И 8, входы 22 выборки формирователей 7, вход 23 предустановки блока ИЛИ 9, входы 24 выборки элементов 10 согласования, тактовые входы 25 которых подключены к стоку транзистора 11.

Элемент 10 согласования состоит и транзисторов 26, 27 р-типа и ключевого транзистора 28 n-типа. Блок И 8 состоит из транзисторов 29 предзаря- да р-типа и логических транзисторов 30 n-типа. Блок ИЛИ 9 состоит из логических транзисторов 31 р-типа и транзисторов 32 предзаряда п-типа.

Программирование обоих блоков 8 и 9 осуществляется подключением транзисторов 30 и 31 к входам 16 и 20 соответственно.

ПЛМ работает следующим образом.

В исходном состоянии на входах синхронизации 3 и 5 установлен низкий уровень, а на входах 4 и 6 - высокий. При этом на выходах 13 и 14 формирователей установлен низкий уровень, на выходах 16 блока 8 - высокий уровень, на выходах 18 элементов 10 - высокий, а на выходах 20 бпока 9, соответственно, на выходах 2 ПЛМ - низкий.

0 ,

Работа ПЛМ начинается с подачи высокого уровня на вход 3 и низкого , уровня на вход 4. При этом транзисторы 29 блока 8 закрываются. Высокий уровень сохраняется только на тех выходах 16 блока 8, которые реализуют в этот момент функцию И входных сигналов. На выходах 16 блока 8, которые не реализуют в данный момент функцию И, происходит разряд до низкого уровня через транзисторы 30.

После завершения разряда выходов 16 блока 8 через транзисторы 30 подается высокий уровень на вход 5 и низкий - на вход 6 и начинается срабатывание элементов 10 и блока 9. Транзистор 11 открывается, а транзисторы 27 элементов 10 закрываются. Транзисторы 26 и 28 элементов 10 работают как инвертор, поэтому на выходах 18 элементов 10 устанавливаются уровни, инверсные входам 17 этих элементов. Затем начинается срабатывание блока 9. Его предварительно разряженные выходы 20 реализуют функцию ИЛИ входов 19, т.е. при установлении хотя бы одного низкого уровня на входе 19 транзисторы 31 заряжают выходы 20 до высокого уровня.

Формула изобретения

1. Динамическая программируемая логическая матрица, содержащая матричный блок И, матричный блок ИЛИ, элементы согласования, формирователи входных уровней, информационные входы которых являются информационными входами матрицы, а выходы соединены с соответствующими информационными входами матричного блока И, вход предустановки которого является первым входом синхронизации матрицы, входы выборки формирователей входных уровней объединены и являются вторым входом синхронизации матрицы, выходами которой являются выходы матричного блока ИЛИ, вход предустановки которого является третьим входом синхронизации матрицы, а информационные входы соединены с выходами соответствующих элементов согласования, информационные входы которых соединены с соответствующими выходами матричного блока И, отличающаяся тем, что, с целью упрощения матрицы, она содержит элемент синхронизации на транзисторе, исток которого подключен к шине нулевого потенциала матрицы,

516

а затвор и сток соединены с входами выборки и тактовыми входами элементов согласования соответственно.

2. Матрица по п,1, о т л и ч а ю- щ а я с я тем, что матричный блок ИЛИ содержит логические транзисторы р-типа и транзисторы предзаряда п-ти- па, истоки которых подключены к шине нулевого потенциала матрицы, затворы объединены и являются входом предустановки матричного блока ИЛИ, а стоки соединены со стоками соответствующих логических транзисторов и являются выходами матричного блока ИЛИ, истоки логических транзисторов подключены к шине питания матрицы, а затворы логических транзисторов строк блока объединены и являются информационными входами блока.

3. Матрица по пп. 1 и 2, о т л и - чающаяся тем, что каждый элемент согласования состоит из ключевого транзистора n-типа и двух нагрузочных транзисторов р-типа, истоки которых подключены к шине питания матрицы, а стоки соединены со стоком ключевого транзистора и являются выходом элемента согласования, информационным входом которого является затвор первого нагрузочного транзистора, который соединен с затвором ключевого транзистора, исток которого является тактовым входом элемента согласования, затвор второго нагрузочного транзистора является входом выборки элемента согласования.

Фиг. 3

20 20

Составитель С.Королев Редактор М.Циткина Техред М.Дидык Корректор М.Максимишинец

Заказ 758

Тираж 348

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Фиг.Ь

Подписное

SU 1 635 217 A1

Авторы

Горский Владимир Павлович

Мироненко Елена Игоревна

Коваленко Сергей Саввич

Даты

1991-03-15—Публикация

1989-05-23—Подача