Многоканальный программируемый генератор импульсов Советский патент 1991 года по МПК H03K3/64 

Изобретение относится к импульсной технике и может быть использовано для построения широкодиапазонных многоканальных программируемых гене- раторов импульсных последовательностей в системах синхронизации, автоматизированного контроля и управления, измерительных приборах и установках.

Цель изобретения - расширение функциональных возможностей путем введения многоциклового режима работы при однов ременном формировании нескольких импульсных последователь- ностей.t

На фиг.1 представлена функциональная схема многоканального программируемого генератора импульсов; на фиг. 2 - временные диаграммы его ра- боты.

Генератор импульсов содержит генератор 1, распределитель 2 импульсов, блок 3 памяти, шину 4 пуска,шину 5 данных, шину 6 записи , шину 7 обнуления, шину 8 выхода, шину 9 записи, элемент ИЛИ 10, шину 11 установки, шину 12 обнуления, триггер 13 счетчик 14 адреса, счетчик 15 циклов элемент И 16, буферный регистр 17, блок 18 сравнения, элемент И 19, буферный регистр 20з элемент ИЛИ-НЕ 21 шину 22 управления, мультиплексор 23 триггеры 24 и 25, элемент И-ИЛИ-ИЕ 26, шину 27 управления, мультиплексор 28, блок 29 памяти, элемент ИЛИ-НЕ 30, элемент И 31, шину 32 записи, элемент И 33, элемент ИЛИ-НЕ 34, триггер 35, элемент ИЛИ 36, формирователь 37 импульса, элемент ИЛИ 38, элемент ИЛИ-НЕ 39, элемент И 40 и триггер 41.

Выход генератора 1 соединен с первым входом распределителя 2 импульсов, третий вход которого является шиной 4 пуска. Третий вход распределителя 2 импульсов соединен с шиной 7 обнуления, входами предустановки- буферных регистров 17 и 20, вторыми входами элементов ИЛИ-НЕ 21, 34 и 39 и вторым входом элемента ИЛИ 38. Первый выход распределителя 2 импульсов соединен с первым входом элемента ИЛИ 10 и первым входом элемента ИЛИ-НЕ 34, выход которого сое

динен с входом предустановки триггера 35, прямой выход которого соединен с входом разрешения счетчика 15 циклов и через формирователь 37 имг

5

0

5 0 .Q

5 Q

5

5

пульсов с первым входом элемента ИЛИ 36, выход которого соединен с тактовым входом счетчика 15.импульсов, вход предустановки которого соединен с выходом элемента ИЛИ-НЕ 39 ,„ первый вход которого соединен с выходом элемента И 40 и входом уста-, новки триггера 41, инверсный выход которого соединен с первым входом элемента И-ИЛИ-НЕ 26, вьрсод которого соединен с входом разрешения счетчика 14 адреса, выходы которого соединены с адресными входами блоков 3 и 29 памяти. Второй выход распределителя 2 импульсов соединен с первыми входами элементов И 16, 19 и 33 и с первыми входами элементов ИЛИ- НЕ 21 и ИЛИ 38. Третий выход распредели- теля 2 импульсов соединен с тактовыми входами триггеров 24 и 25 и первым входом элемента И 40, второй вход которого соединен с выходом блока 18 сравнения, первые входы которого соединены с выходами счетчика 15 циклов и первыми входами мультиплексора 28, а вторые входы соединены с выходами буферного регистра 17, информационные входы которого соединены с информационными входами счетчика 15 циклов и с выходами блока 29 памяти, информационные входы которого соединены с выходами мультиплексора 28, вторые входы которого соединены с информационными входами блока 3 памяти, первыми входами мультиплексора 23 и шиной 5 данных. Вход адреса мультиплексора 28 является шиной 27 управления. Четвертыйвыход распределителя 2 импульсов соединен с первым входом элемента И 31, выход которого соединен с первым входом элемента ИЛИ-НЕ 30, второй вход которого является шиной 32 записи. Выход элемента ИЛИ-НЕ 30 соединен с входом разрешения блока 29 памяти. Вход разрешения блока 3 памяти является шиной 6 записи, а четвертый выход соединен с вторыми входами элементов И 16 и 19, третьи выходы блока 3 памяти соединены с информационными входами буферного регистра 20, тактовый вход которого соединен с выходом элемента И 19, второй выход блока 3 памяти соединен с инф9Рма- ционным входом триггера 24, выход которого соединен с третьим входом элемента И-ИШ-fffi 26, второй вход

которого соединен с прямым выходом триггера 25, информационный вход которого соединен с первым выходом блока 3 памяти, с вторыми входами элементов И 31 и 33 и входом стро- бирования блцка 18 сравнения, пятые выходы блока 3 памяти являются шиной 8 выхода. Второй вход элемента ИЛИ 10 является шиной 9 записи, а выход соединен с тактовым входом счетчика 14 адреса, информационные входы которого соединены с выходами мультиплексора 23, адресный вход которого является шиной 22 управления. Входы предустановки триггеров 24 и 25 соединены с выходом элемента ИЛИ-НЕ 21. Четвертый вход элемента И-ИЛИ-НЕ 26 соединен с прямым выходом триггера 13, вход установки которого является шиной 11 установки а вход предустановки является шиной 12 обнуления. Выходы буферного регистра 20 соединены с вторыми входами мультиплексора 23. Выход элемента И 33 соединен с вторым входом элемента ИЛИ 36 и тактовым входом триггера 35, инверсный выход которого соединен с J-входом, а К-вход - с общей шиной. Выход элемента И 16 соединен с тактовым входом буферного регистра 17. Выход элемента ИЛИ 38 соединен с входом предустановки триггера 41.

Генератор импульсов работает следующим образом.

Рассмотрим процесс формирования реальной временной диаграммы по четырем выходным каналам (фиг.2и-м). После прохождения п импульсов в ка- нале I должен сформироваться импульс в канале II. Далее после прохождения m импульсов в канале II должен сформироваться импульс в канале III. После прохождения к импульсов в канале III должен сформироваться импульс в канале IV. Далее эта временная диаграмма должна повторяться бесконечное число раз.

Предварительно генератор необходимо запрограммировать.

Программирование осуществляется под управлением ЭВМ через стандартный интерфейс. По адресу 1, определяемому счетчиком 14 адреса, в блоки 3 и 29 памяти записывается следующая информация:

в ячейки памяти блока 3, соответствующие 1-му каналу шины 8 и чет, 10

387936

вертому выходу блока 3, записываются Г1;

в ячейки памяти, соответствующие третьим выходам, записывается двоичное число 1;

в остальные ячейки памяти блока 3 записываются 0

IB блок 29 памяти по адресу 1 записывается двоичный код, соответствующий количеству импульсов, которые необходимо выдать по 1-му каналу, .т.е. двоичный код числа п.

По адресу 2 в блоки 3 и 29 памяти jc записывается следующая информация:

в ячейки памяти блока 3, соответствующие шине 8, третьим выходам и второму выходу, записываются

в ячейку памяти, соответствующую 20 первому выходу блока 3 памяти, записывается 1 (наличие команды Цикл 3), в остальные ячейки памяти это-

0

го блока записываются ,

в блок 29 памяти записываются О. 5 По адресу 3 в блоки 3 и 29 памяти записывается следующая информация:

в ячейки памяти блока 3, соответствующие 1-му и 11-му каналам шины 8 и четвертому выходу блока 3, записываются

в ячейки памяти блока 3, соответствующие вторым выходам блока 3, записывается двоичный код числа 1 (код адреса возврата); в ячейки памяти этого блока, соответствующие второму и первому выходам блока 3, записываются О,

в ячейки памяти блока 29 записывается двоичный код числа тп.

По адресу 4 в блоки 3 и 29 памяти записывается следующая информация:

в ячейку памяти, соответствующую первому выходу блока 3, записывается

5

0

5

в остальные- ячейки памяти этого

0

5

1

блока записьюаются О ,k

в ячейки памяти блока 29 записы- вается О,

По адресу 5 в блоки 3 и 29 памяти записывается следующая информация:

в ячейки памяти блока 3, соответствующие 1-му - III-му каналам шины 8 и четвертому выходу блока 3, записываются

в ячейки памяти блока 3, соответствующие третьим выходам блока 3, записывается двоичный код числа 1 (код адреса возврата); в ячейки памяти этого блока, соответствующие

второму и первому выходам .блока 3, записываются Otf;

в ячейки памяти блока 29 записывается двоичный код числа k.

По адресу 6 в блоки 3 к 29 памяти записывается следующая информация:

в ячейку памяти, соответствующую первому выходу блока 3, записывается в остальные ячейки памяти этого блока записываются

в ячейки памяти блока 29 записываются О.

По адресу 7 в блоки 3 и 29 памяти записывается следующая информация:

в ячейки памяти блока 3, соответствующие 1-му - IV-му каналам шины 8 и четвертому выходу блока 3, записываются

в ячейки памяти блока. 3, соответствующие третьим выходам блока 3, записывается код числа 1 (код адреса возврата); в ячейки памяти блока 3, соответствующие второму и первому выходам блока 3, записываются также О

в ячейки памяти блока 29 записывается число 0.

По адресу 8 в блоки 3 И 29 памяти записывается следующая информация:

в ячейку памяти, соответствующую второму выходу блока 3, записывается 111 (наличие команды Цикл 2) в остальные ячейки памяти этого блока записываются

в ячейки памяти блока 29 записываются О.

На этом программирование многоканального программируемого генератора заканчивается. Принцип работы генератора заключается в зацикливании определенных заданных ячеек памяти блока 3 памяти заданное количество раз. Количество циклов определяется информацией, записанной в блок 29 памяти, и счетчиком циклов.

В исходном состоянии все триггеры и счетчики обнулены.

Генератор 1 вырабатывает непрерывную последовательность прямоугольных импульсов типа меандр в соответствии с фиг.2а. По сигналу Пуск поступающему на шину 4, распределитель 2 формирует четырехимпульсную временную диаграмму в соответствии с фиг.2б-д. По импульсу И1, поступающему на тактовый вход счетчика 14 адреса через элемент ИЛИ 10, счетчик

14адреса устанавливается в состояние 1, осуществляя адресацию к первым ячейкам памяти блоков 3 и 29 памяти. Через элемент ИЛИ-НЕ 34 этот же импульс подтверждает обнуленное состояние триггера 35. На этом действия, осуществляемые импульсом И1, заканчиваются. При этом в первом

0 канале шины 8 формируется единичный потенциал.

Далее -распределитель 2 формирует импульс И2, который , подтверждает обнуленное состояние триггеров 24,

5 25 и 41. Кроме того, так как на четвертом выходе блока 3 памяти присутствует единичный потенциал, в буферный регистр 20 через элемент И 19 записывается число 1 из блока 3 па0 мяти.

Это число является адресом возврата, который в дальнейшем переписывается в счетчик.14 адреса. В буферный регистр 17 из блока 29 памяти пере5 писывается код количества импульсов (число п).

Импульсы ИЗ и И4 не изменяют состояния элементов и блоков генератора, так как из блока 3 памяти не поступа0 ют соответствующие разрешения.

Далее распределитель 2 вновь формирует импульсы И1-И4. По импульсу И1 счетчик 14 адреса переходит в состояние 2 и осуществляет адресацию к вторым ячейкам памяти блоков 3 и 29 памяти.

В первом канале шины 8 при этом формируется нулевой потенциал (таким образом сформирован первый из п импульсов последовательности). Кроме того, на первом выходе блока 3 памяти формируется единичный потенг циал, который в дальнейшем разрешает работу триггера 25, элемен5 тов И 31 и 33 и блока 18 сравнения. Так как триггер 35 находится пока в нулевом состоянии, то счетчик

15циклов находится в режиме записи параллельного кода, и импульс

0 И2, пройдя через элементы И 33 и ИЛИ 36, переписывает параллельный код из блока 29 памяти в счетчик Т5 циклов. В данном случае это будет число 0. Задним фронтом импульса И2

5 триггер 35 устанавливается в 1 и переводит счетчик 15 циклов из режима записи параллельного кода в режим последовательного счета. По заднему фронту импульса И2 формиро5

0

ватель 37 формирует импульс, кото- рый, пройдя через элемент ИЛИ 36, добавляет +1 в счетчик 15 циклов, т.е. в счетчике циклов теперь хранится число 1.

Импульс ИЗ устанавливает в единичное состояние триггер 25. При этом на входе разрешения счетчика 14 адреса формируется нулевой потенциал и он переходит в режим записи параллельного кода. Однако параллельный код в него записывается только в следующем цикле работы распределителя 2. Так как код в буферном регистре 17 (число п) не соответствует коду в счетчике 15 (число 1), то на выходе блока 18 срав- нения присутствует нулевой потенциал и импульс ИЗ не проходит через элемент И АО и не изменяет состояния триггера 41 и счетчика 15.

По импульсу И4 происходит перезапись числа из счетчика 15 через мультиплексор 28 в блок 29 памяти. Таким образом, по окончании данного цикла работы распределителя 2 по адресу 2 в блоке 29 памяти хранится текущий код (единица) счетчика циклов.

Далее распределитель формирует следующий цикл. Однако так как триггер 25 находится в единичном состоянии, то счетчик 14 адреса находится р режиме записи параллельного кода и по импульсу И1 через мультиплесор 23 в него переписывается код из буферного регистра 20 (в данном случае число 1), т.е. блоки 3 и 29 памяти вновь адресованы к ячейкам с номером 1. В первом канале шины 8 вновь формируется единичный потенциал, т.е. начинает формироваться второй импульс из числа п. Далее описанные .действия повторяются. При этом в начале каждого соответствующего цикла из блока 29 в счетчик 15 переписывается текущее значение счетчика 15 циклов, а в конце этого же цикла (по импульсу И4) в блок 29 памяти переписывается новое текущее значение счетчика 15 циклов. В буферный регистр 17 из блока 29 памяти в каждом соответствующем цикле все время переписывается один и тот же код (число п), так как этот код хранится в ячейке памяти, содержимое которой не подлежит изменению.

По истечении п циклов содержимое счетчика 15 циклов становится равным содержимому буферного регистра г 17 и на выходе блока 18 сравнения формируется единичный потенциал, который разрешает прохождение импульса ИЗ через элемент И 40. При этом обнуляются триггер 41 и счетчик 15 циклов. Счетчик 14 адреса устанавливается в режим последовательного счетчика, и в следующем цикле работы распределителя 2 по импульсу И1 происходит добавление +1 в счет5 чик 14 адреса вместо перезаписи в него параллельным кодом адреса возврата. В счетчике 14 адреса находится код числа 3, и происходит адресация к ячейкам памяти блоков 3 и

0 29 с адресом 3. При этом в 1-м и 11-м каналах шины 8 формируются единичные потенциалы.

По импульсу И2 в буферный регистр 20 из блока 3 памяти записы5 вается код адреса возврата (число 1), а в буферный регистр 17 из блока 29 памяти записывается число га. Дальнейшая работа генератора происходит по описанному алгоритму: в следую0 щем цикле работы распределение 2 (значение счетчика 14 адреса равно 4) в 1-м и II каналах шины 8 формируются нулевые потенциалы. В счетчик 15 из блока 29 памяти пере5 писывается текущий код количества .циклов (вначале это будет число 0). Далее к этому числу прибавляется +1, и новое значение счетчика 15 циклов переписывается в блок 29 памяти

0 (в ячейки памяти с адресом 4). При этом триггер 25 определяет параллельную запись в счетчик 14 адреса, и в следующем цикле работы распределителя 2 осуществляется переход к ад5 ресу 1. Дальнейшая работа программируемого генератора аналогична описанному.

За счет организации двустороннего обмена текущими значениями кодов ко0 личества циклов между счетчиком 15 циклов и блоком 29 памяти (а именно его ячейками с адресами 2,4 и 6) появляется возможность вложений циклов в циклы, причем количество возможных вло- жений определяется только объемом блока 29 памяти. Так, при построении блока 29 памяти на микросхемах 541РУ1 емкостью 4К максимальное количество возможных вложений соетавляет 2048, что позволяет формировать очень сложные временные диаграммы. В рассматриваемом примере количество вложений равно 3. При этом используется .всего 6 ячеек памяти.

Далее эти нормированные циклы вкладываются в бесконечный цикл, и вся временная диаграмма повторяется до тех пор, пока не произойдет принудительный останов генератора 1 ил распределителя 2. Бесконечное зацикливание происходит за счет того, что в соответствующем разряде ячейки памяти с адресом 8 (а именно разряд, соответствующий второму выходу блока 3 памяти) записана единица (команда Цикл 2). Следовательно, триггер 24 устанавливается в 1 и в следующем за этим цикле работы распределителя в счетчик 14 адреса записывается код адреса возврата (в данном случае 1). Кроме того, в памяти программируемого генератора может находиться несколько программ формирования различных временных диаграмм и может осуществляться их автоматическая смена в процессе работы генератора.

Формула изобретени

Многоканальный программируемый генератор импульсов, содержащий генератор, выход которого соединен с первым входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с тактовым входом счетчика адреса, информационные входы которого соединены с выходами первого мультиплексора, первые входы которого соединены с информационными входами первого блока памяти, адресные входы которого соединены с выходами счетчика адреса и адресными входами второго блока памяти, выходы которого соединены с информационными входами счетчика циклов, второй, третий элементы ИЛИ, первый триггер отличающийся тем, что, с целью расширения функциональных возможностей, в него введены четвертый элемент ИЛИ, с первого по пятый элементы И, первый, второй буферные регистры, с второго по пятый триггеры, с первого по четвертый элементы

S

0

5

0

5

0

5

0

5

ИЛИ-НЕ, второй мультиплексор, формирователь импульсов, блок сравнения, элемент И-ИЛИ-НЕ, выход которого соединен с входом разрешения счетчика адреса, вторые входы первого мультиплексора соединены с выходами первого буферного регистра, тактовый . вход которого соединен с выходом первого элемента И, первый вход которого соединен с вторым выходом распределителя импульсов, с первым входом первого элемента ИЛИ-НЕ, с первыми входами второго, третьего элементов И и с первым входом второго элемента ИЛИ, выход которого соединен с входом предустановки первого триггера, инверсный выход которого соединен с первым входом элемента И-ИЛИ-НЕ, второй вход которого соединен с прямым выходом второго триггера, тактовый вход которого соединен с тактовым входом третьего триггера, с третьим .выходом распределителя импульсов и с первым входом четвертого элемента И, выход которого соединен с входом установки первого триггера и с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом предустановки счетчика циклов, тактовый вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом формирователя импульсов, вход которого соединен спрямым выходом четвертого триггера и с входом разрешения счетчика циклов, выходы которого соединены с первыми входами блока сравнения и с первыми входами второго мультиплексора, вторые входы которого соединены с первыми входами первого мультиплексора, четвертый выход распределителя импульсов соединен с первым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с входом разрешения второго блока памяти, информационные входы которого соединены с выходами второго мультиплексора, выход третьего триггера соединен с третьим входом элемента И-ИЛИ-НЕ, четвертый вход которого соединен с прямым выходом пятого триггера, первый выход распределителя импульсов соединен с первым входом четвертого элемента ИЛИ-НЕ, выход которого соединен с входом предустановки четвертого триггера, К-вход которого соединен

13

с общей шиной, J-вход - с инверсным выходом, а тактовый вход - с вторым входом третьего элемента ИЛИ и выходом второго элемента И, второй вход которого соединен со стробирую- щим входом блока сравнения, с вторым входом пятого элемента И, с первым выходом первого блока памяти и с информационным входом второго триггера вход предустановки которого соединен с входом предустановки третьего триггера и с выходом первого элемента ИЛИ-НЕ, второй вход которого соединен с вторым входом распреде- лителя импульсов, с входами предустановки первого, второго буферных регистров, с вторыми входами второго, четвертого элементов ИЛИ-НЕ и с вторым входом второго элемента ИЛИ,

, JQ 20

3879314

второй выход первого блока памяти соединен с информационным входом третьего триггера, третьи выходы первого блока памяти соединены с информационными входами первого буферного регистра, четвертый выход первого блока памяти соединен с вторым входом первого элемента И и вторым входом третьего элемента И, выход которого соединен с тактовым входом второго буферного регистра, выходы которого соединены с вторыми входами блока сравнения, выход которого соединен с вторым входом четвертого элемента И, выходы второго блока памяти соединены с информационными входами второго буферного регистра.

Изобретение может быть использовано для построения широкодиапазонных многоканальных программируемых генераторов импульсных последовательностей в системах автоматизации и управления. Цель изобретения - расширение функциональных возможностей путем введения многоциклового режима работы при одновременном формировании нескольких импульсных последовательностей - достигается соединением выходов счетчика 15 циклов через мультиплексор 28 с информа ционными входами блока 29 памяти, в fw котором хранятся эталонные значения кодов количества циклов и их текущие значения. Окончание отработки цикла определяется блоком 18 сравнения . Программа формирования импульсных последовательностей хранится в блоке 3 памяти. Устройство также содержит генератор 1, распределитель 2 импульсов, шину 4 пуска, шину 5 данных, шину 6 записи, псину 7 обнуления, шину 8 выхода, шину 9 з-тгаси, элемент ИЛИ 10, шину 11 установки, шину 12 обнуления, триггер 13, счетчик 14 адреса, элемент И 16, буферный регистр 17, элемент И 19, буферный регистр 20, элемент ИЛИ-НЕ 21, шину 22 управления, мультиплексор 23, триггеры 24, 25, элемент И-ИЛИ-НЕ 26, шину 27 управления, элемент ИЛИ-НЕ 30, элемент И 31, шину 32 записи, элемент И 33, элемент ИЛИ-НЕ 34, триггер 35, элемент ИЛИ 36, формирователь 37 импульсов, элемент ИЛИ 38, элемент ИЛИ-НЕ 39, элемент 40, триггер 41, 2 ил. с g (Л с эь СО 00 со со Фиг.1

ЗвЯваший jUHtpeaua

1-ПЛПЛ111ШЛЛЛЛЛ....

. ..

. П .. Я ...ЛTL

МЗР

.

t Hints в

MvBHttJI

-г-L-...-T