Накопитель Советский патент 1991 года по МПК G11C11/40 

соответствующего ей переключения шин питания элементов памяти. Выборка осуществляется только с помощью коммутации тока считывания по строкам и столбцам. Экономия мощности и упрощение накопителя достигаются за счет удаления двух источников тока записи. Поскольку все элементы 1 памяти объединяются на общие два входа 22, 23

записи, при интегральном исполнении можно использовать по две шины записи на каждую пару соседних строк или столбцов. Элемент 28 задержки на RC-цепочке уменьшает время выборки адреса, и наиболее инерционным каналом, определяющим время выборки, становится тракт выборки разрядов. 1 ил.

Изобретение относится к вычислительной технике, в частности к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении. Цель изобретения - снижение потребляемой мощности, повышение быстродействия и упрощение накопителя. Поставленная цель достигается за Счет устранения ложных импульсов считывания и реализации цепи записи с обобщенными на все элементы памяти двумя входами записи с использованием для записи источников тока считывания. Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной выборки и ЯЩ со с о ел о ел Ч) ел

Изобретение относится к вычислительной технике, в частности, к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении.

Цель изобретения - снижение потреб- ляемой мощности, повышение быстродпй- и упрощение накопителя.

На чертеже представлена элгктриче екая схем накопителя.

Накопитель содержит матрицуэлемен- JOB 1 памяти, формирователи 2 выборкии строки, каждый элемент 1 памяти включает выполненныо на п- р- п-транзчсторах эле менты 3 и А хранения, элементы 5 и 6 считывания, элементы 7 и 8 записи и элемент ч выборки, фиксирующие элементы 10 и 11 на диодах Шоггки, .чнь,е элементы 12 и 13 и согласующий элемент 14 на резисторах, первую шину 15 питания накопителя, ш i 15 источников 17 тока хранения, агорую шину 18 питания (отрицательную) накопителя, информационные входы 19 усилителей .ммтыоания, шины 20 выборки накопителя, первые выходы 21 формирователей 2, первый 22 и второй 23 входы записи ча риителя, ключевой элемент 24 на трэн- ;,.iciope, информационные входы 25 нако- пителч, источник 26 тока считывания формирователя 2, вторые выходы 27 форми- j-к-вэтеля 2, элеменш 28 задержки на со; ла- жующих элементах 29 на резистооах и ..мкостных элементах 30 на транзисторах, (Оил итель 31 считывания, включающие в себя развязывающий элемент 32 на транзисторе, шину 33 опорного потенциала усиличелл, нагрузочный Элемент 34 на резисторе, источник 35 постоянного токэ смещения, третью ;иину Г.Б чэкопигеля (положительная) угипительнын элемент 37 43 транзисторе и информационней выход ЗЯ наког,. ,

3 ст.1- H,fc«4ix режимах храночия. . .ывэниль записи усгсоипио работает ело дующим образом.

По тинам BLifiopMi 20 матрицы -ок

У.ММуТИруеГСЯ В .Л1ИН ВЫ Q.-iM И МЙ МеМь НТ 1 ПаМЯГИ. ДЛЯ ЭТОГГ ТОК ИСТС НИКЭ

тока считывания выбранной строки по сигналу О на входе 25 формирователя данной строки переключен элементом 24 формирователя 2 в сборку элементов 9, а именно в тот из них, на базе которого сформирован сигнал 1 выборки разряда по шинам 20 накопителя. На базах остальных элементов 9 данной строки сформированы сигналы О, а на входах 25 формирователей 2 - сигналы 1. Соотношение потенциалов по входам выборки задается следующим:

,()

,()

где Ux , Uy 1 , Ux ° , Uy ° - потенциалы соо ветственно 1 и О по входам 25 и шинам 20 накопителя.

При таком соотношении уровней в невыбранных строках токи считывания источников тока коммутируются элементами 24 непосредственно в словарные усилители 31 считывания и формируют на базах транзисторов элементов 37 невыбранных усилителей уровни О. В выбранной строке ток считывания коммутируется в выбранном элементе памяти в зависимостти от состояния триггера хранения в первый или второй транзисторы элементов 6 или 7 и далее либо в шину 15 или в словарный усилитель 31 считывания, Соответственно на информационном выходе 38 в зависимости от состо- я ,ия триггера хранения выбранного элемента памяти формируется высокий или низкий логический уровень. Разность потенциалов ДиХр в триггерах хранения создается за счет источников тока хранения, обеспечивающих падение напряжение на резне юрах хранения IxpRxp в невыбранных элементах памяти. В выбранном элементе памяти разность потенциалов в узлах триг- г с-ра хранения уменьшается за счет протека- ния тока базы включенного транзистора п,тывания

UK

О™

Ь - RxpOxp - -g-).

(2)

где BN - коэффициент усиления транзисторов.

В данном режиме считывания информации из накопителя потенциалы U3n C на входах 22 и 23 записи накопителя соответствуют уровню О и выбираются исходя из условия предотвращения режима принудительного выравнивания потенциалов в триггере хранения, для чего элементы 7 и 8 должны быть включены:

Ui5-Rxplxp, (3) где Uis - потенциал по шине 15 питания накопителя, который задается несколько меньшим напряжения по шине 36 питания во избежание насыщения элементов 7 и каскада с общей базой на транзисторе элемента 32.

В режиме записи на одном из входов записи (в зависимости от записываемой информации) задается уровень 1 (U3n 1 ), величина которого для обеспечения переброса триггера хранения должна удовлетворять условию

,(4)

которое обеспечивает переключение в выбранной ячейке памяти тока считывания из элемента 5 (или 6) в элемент 7 (или 8). Таким образом, в режиме записи ток считывания коммутируется элементами 8 (или 9) записи в нагрузку триггера хранения. Учитывая соотношение IcH/lxp для быстродействующих ОЗУ, для предотвращения глубокого насыщения включенного элемента записи необходимы фиксирующие элементы 10 и 11. Способ записи коммутацией тока считывания в нагрузку триггера хранения выбранного элемента памяти позволяет объединить базы всех первых и всех вторых транзисторов элементов 7 и 8. поскольку ток считывания протекает только в выбранном элементе памяти и процесс записи происходит только в нем.

В динамическом режиме в предлагаемом накопителе предельно высокое быстродействие обеспечивается тем, что выборка осуществляется только коммутацией тока по строкам и столбцам без переключения шин питания и цепей хранения элементов памяти. Нагрузкой по шинам 20 выборки служат только базовые и эмиттерные цепи транзисторов элементов 9, а не элементы 12 и 13, как в накопителях со словарной выборкой. Для выборки коммутацией тока требуются минимальные логические перепады: Л U/«000-400 мВ - стандартный логический перепад для переключателей тока с дифференциальным входом и по входам выборки строк несколько выше в соответствии с соотношением (1) ЛЦх 2Д1Л . В усилитель 31 ток считывания источника 26 тока может быть включен либо непосредственно элементом 24 (в невыбранной строке), либо через выбранную ячейку транзисторами 5 элементов 9 и считывания 6. В обоих случаях на базе транзистора элемента 37 усилителя 31 считывания формируется низкий логический уровень. При переключении строки из невыбранного в выбранное состояние, при 10 котором должен сохраниться низкий логический уровень в усилителе 31 ток считывания выключается из усилителя элементом 24 гораздо быстрее, чем включается по более инерционной цепочке Т9-Т6. В результате в 15 усилителе 31 и, соответственно, на информационном выходе 38 формируется ложный положительный импульс считывания 1. Введение элемента 28 задержки на RC-це- почке между коллектором транзистора эле- 0 менга 24 и входом усилителя 31 устраняет разность задержек включения тока считывания и, следовательно, генерацию ложного импульса. Для обеспечения предельно высокого быстродействия в усилителях 31 счи5 тывания используются каскады с общей базой на элементах 32 (со стандартным введением источников 35 и 33 тока смещения и опорного смещения по шине), выполняющих функции развязки большой емкости по

0 шине объединения коллекторов транзисторов элементов 6 и 7 от элементов 34. Объединение выходов эмиттерных повторителей на один информационный выход 38 позволяет образовать наиболее оптимальный с

5 точки зрения быстродействия каскад вывода информации из накопителя.

При выборке разрядов за счет положительного фронта импульса на базах элементов 9 выбираемого столбца в их коллекторах

0 формируются емкостные токи. Одновременно возникновение импульсной помехи по всем элементам 9 столбца и подключение источника 17 тока хранения также по столбцу способствует уменьшению влияния эф5 фекта вытеснения тока хранения и перераспределения его из выбранного элемента в соседние по столбцу.

Устройство позволяет реализовать накопитель с предельным быстродействием и

0 высокой помехоустойчивостью при одновременном снижении потребляемой мощности и уменьшении числа входов записи. Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной

5 выборки и соответствующего ей переключения шин питания элементов памяти. Выборка осуществляется только с помощью коммутации тока считывания по строкам и столбцам. При этом в накопителе достигается функциональная интеграция - ток считывания используется также и для записи. Данная функциональная интеграция позволяет упрости гь устройство и получить эконо- мию мощности, Для информационной емкости накопителя 1 кбит форматом 32 строки х 32 столбца экономия суммарной мощности за счет удаления двух источников тока записи в каждой строке составляет 30- 50%. Объединение всех элементов памяти на общие два входа записи позволяет при интегральном исполнении использовать по две шины записи на каждую пару соседних строк или столбцов, таким образом при подсчете площади на один элемент памяти приходится только одна шина записи вместо трех в прототипе. При моделировании на ЭВМ накопителя емкостью 1 кбит (енера- ция ложных импульсов по тракту считывания по строкам увеличивает время выборки адреса на 20-30% (время выборки адреса определяется по наиболее инерционному каналу и наихудшей комбинации смены адресов и распределения информации в накопителе). При введении элемента задержки в формирователи выборки строк время выборки адреса уменьшается на 20 30% и наиболее инерционным каналом, определяющим время выборки, становится трак г выборки разрядов.

Формула изобретения Накопитель, содержащий формирователи выборки строки, усилители считывания, матрицу элементов памяти, причем информационные входы формирователей вчборки строки являются соответствующими информационными входами накопителей, выходы усилителей считывания объединены и являются информационным выходом накопителя, каждый элемент памя ти матрицы включает выполненные на п-р- п транзисторах доз элемента считывания, два элемента /ранения, два элемента записи и элемент выборки, согласующий эл&- мент и два нагрузочных элемента на резисторах, два Фиксирующих элемента на диодах Шоттки, аноды которых объединены с первыми выводами резисторов нагрузочных элементов и коллектором транзистора первого элемента считывания и подключены к первой шине питания накопителя, коллектор транзистора второго элемента считывания каждого элемента памяти матрицы подключен к информационному входу соответствующего усилителя считывания, второй вывод резистора первого нагрузочного элемента в каждом элементе памяти матрицы объединен с коллекторами транзисторов первых элементов хранения и записи, базами транзисторов первого элемента

считывания и второго элемента хранения и подключен к катоду диода первого фиксирующего элемента, второй вывод резистора второго нагрузочного элемента в каждом элементе памяти матрицы объединен с коллекторами транзисторов вторых элементов хранения и записи и базами транзисторов второго элемента считывания и первого элемента хранения и подключен к катоду диода 0 второго фиксирующего элемента, эмиттеры транзисторов элементов хранения каждого элемента памяти матрицы объединены и подключены к первому выводу резистора согласующего элемента того же элемента 5 памяти матрицы, второй вывод которого подключен к выходу соответствующего источника тока хранения, эмиттеры транзисторов элементов считывания каждого элемента памяти матрицы объединены и 0 подключены к коллектору транзистора элемента выборки, база которого объединена с базами транзисторов элементов выборки элементов памяти в каждом столбце матрицы и подключена к соответствующей шине 5 выборки накопителя, базы транзисторов первых элементов записи всех элементов памяти матрицы объединены и подключены к первому входу записи накопителя, эмиттеры iрезисторов элементов выборки обье- 0 динены по строке и подключены к первому в(,;ходу соответствующего формирователя выборки строки, отличающийся тем, что, с целью снижения потребляемой мощности, повышения быстродействия и упро- 5 имения накопителя, в каждую строку матрицы введен элемент задержки, информационный вход которого подключен к второму выходу соответствующего формирователя выборки строки, а выход подклю- 0 чен к входу соответствующего усилителя считывания элемент задержки выполнен на емкостном элементе-транзисторе и сдвигающем элементе-резисторе, первый и второй выводы которого подключены соот- 5 ветственно к выходу элемента задержки и коллектору, объединенному с эмиттером транзистора емкостного элемента и подключенного к информационному входу элемента задержки, база транзистора 0 емкостного элемента подключена к второй шине питания накопителя, в каждом элементе памяти матрицы эмиттеры транзисторов элементов запи подключены к коллектору транзистора элемента выборки 5 того же элемента памяти матрицы, базы транзисторов вторых элементов записи всех элементов памяти матрицы объединены и подключены к второму входу записи накопителя.