Устройство для предсказания четности результата сдвигателя Советский патент 1991 года по МПК G06F11/10 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при организации контроля в высокоскоростных арифметических устройствах.

Цель изобретения - сокращение аппаратурных затрат устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - соединение блока элементов И, бпока элементов ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы.

Устройство (фиг. 1) содержит формирователь 1 кода маски, группу блоков 2 элементов И, группу блоков 3 элементов ИЛИ, первую или вторую группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и 5 соответственно, группу коммутаторов 6, блок 7 сдвига контрольных разрядов, коммутаторы 8 и 9, элемент И 10, информационный вход 11 устройства, вход 12 контрольных разрядов устройства, входы 13-15 направления,типа и кода сдвига устройства соответственно, выход 16 контрольных разрядов устройст ва, выходы 17-27 узлов и блоков устройства и шину 28 нулевого потенциала устройства.

Совокупность формирователя 1 кода маски, группы блоков2 элементов И, группы блоков 3 элементов ИЛИ, первой и второй групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и 5, группы коммутаторов 6, коммутаторов 8 и 9 и элемента И 10 предназначена для формирования четностей результата сдвигате- ля при выполнении сдвигов под управлением младших трех разрядов кода Сдвига.

Формирователь 1 кода маски предназначен для формирования девятиразрядного двоичного кода маски, позволяющего выделить в каждом байте входной информации устройства те разряды, которые при выполнении сдвига под управлением младших трех разрядов кода сдвига, поступающего на вход 15 устройства, либо пересекают границу байта, т.е. переходят в соседний байт (при значении трех младших разрядов меньшим четырех), либо остаются в данном байте (при значении трех младших разрядов большем либо равном четырем), при этом во втором случае также выделяется контрольный разряд байта. В табл. 1 описано функционирование формирователя 1 кода маски, на управляющий вход которого поступает управляющий сигнал с входа 14 направления сдвига устройства, а на информационные входы - младшие три разряда 152 входа 15 кода сдвига устройства, Для определенности принимают следующее: при выполнении сдвига вправо на входе 14 направления сдвига устройства устанавливается уровень логической единицы, а при выполнении

сдвига влево - уровень логического нуля; независимо от направления сдвига код сдвига на вход 15 устройства поступает в прямом коде.

Формирователь кода маски можно выполнить различными способами: на ППЗУ 500 РУ149 (управляющий и информационные входы формирователя 1 в этом случае являются адресными входами ППЗУ); на

0 элементах И, ИЛИ. НЕ, выполнив синтез по таблице истинности формирователя 1; на восьмивходовых мультиплексорах 500 ИД 164 (в этом случае удобнее воспользоваться табл. 2, в которой представлено фун5 кционирование формирователя 1, учитывающее реализацию его на восьмивходовых мультиплексорах).

Значение разряда кода маски на выходе 17д совпадает со значением старшего раз0 ряда младших разрядов 152 входа 15устрой- ства и. следовательно, для реализации формиглователя 1 кода маски требуется только восемь микросхем 500 ИД 164.

Группа блоков 2 элементов И, группа

5 блоков 3 элементов ИЛИ и первая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 совместно формируют для каждого байта входной информации четность выдвигаемых за границу байта разрядов при выполнении сдви0 гов под управлением младших трех разрядов кода сдвига.

В случае использования контроля по нечетности, на третьи входы блоков 2i-2e группы должны поступать инверсные значе5 ния соответствующих контрольных разрядов с входа 12 контрольных разрядов устройства, в то время, как на третьи входы элементов, ИСКЛЮЧАЮЩЕЕ ИЛИ 5i-5a группы должны подаваться прямые значе0 ния контрольных разрядов с входа 12 устройства.

Вторая группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 предназначена для формирования контрольных разрядов байтов при

5 выполнении сдвигов под управлением младших разрядов кода сдвига. При этом, если на вход 12 контрольных разрядов устройства поступают контрольные разряды байтов, сформированные по четности, то на

0 выходах группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируются предсказанные контрольные разряды по четности, а если на вход 12 поступают контрольные разряды байтов, сформированные по нечетно5 сти то и на выходах группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формируются предсказанные контрольные разряды по нечетности.

Группа коммутаторов 6 предназначена для формирования четностей вдвигаемых в

байты разрядов при выполнении сдвигов как вправо, так и влево, и может быть выполнена на микросхемах 500ЛК117, представляющих собой два элемента 2- ЗИ-2ИЛИ-НЕ/ИЛИ, причем при поступлении на управляющие входы коммутаторов группы уровня логического нуля с входа 14 направления сдвига устройства на выходы коммутаторов 6i-6a группы подается информация с их первых входов, обеспечивая тем самым формирование предсказанных значений контрольных разрядов байтов на группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 при выполнении сдвигов влево под управлением младших разрядов кода сдвига, а при поступлении на управляющие входы коммутаторов 6i-6s группы уровня логической единицы с входа 14 направления сдвига устройства на выходы коммутаторов группы подается информация с их вторых входов, что обеспечивает формирование предсказанных значений контрольных разрядов байтов на группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 при выполнении сдвигов вправо под управлением младших разрядов кода сдвига.

Блок 7 сдвига контрольных разрядов предназначен для формирования предсказанных значений контрольных разрядов байтов при выполнении сдвигов под управлением старших разрядов код: сдпига. Сформированные на выходах блока 7 контрольные разряды 16i-16n байтов с первого по восьмой соответственно являются предсказанными контрольными разрядами четности результата сдвигато я. Функционирование блока 7 сдвига контрольных разрядов поясняется с помощью табл. 3.

Первый коммутатор 8 формирует для крайнего левого байта сигнал четности вдвигаемых разрядов при выполнении сдвига вправо под управлением младших разрядов кода сдвига, при этом на выход 25 коммутатора 8 поступает значение с выхода 22s элемента 48 ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы, если выполняется циклический сдвиг, уровень логического нуля с входа 28 - если выполняется логический сдвиг и значение с выхода 27 элемента И 10 - если выполняется арифметический сдвиг

Второй коммутатор 9 формирует для крайнего правого байта сигнал четности вдвигаемых разрядов при выполнении сдвига влево под управлением младших разрядов кода сдвига, при этом нл выход 26 коммутатора .9 поступает значение с выхода 22т элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4i группы, если выполняется циклический сдвиг, или уровень логического нуля с входа

28 - если выполняется логический или арифметический сдвиг.

В случае использования в устройстве только сдвига циклического вправо (циклический сдвиг влево заменяется в этом случае циклическим сдвигом вправо на дополнительный код величины сдвига) необходимость введения коммутатора 9 отпадает. В этом случае на первый вход

0 коммутатора бе необходимо постоянно подавать уровень логического нуля с входа 28 устройства.

Элемент И 10 предназначен для формирования сигнала четности вдвигаемых еди5 ниц при выполнении арифметического сдвига вправо, Этот сигнал равен единице только в том случае, когда в устройстве выполняется арифметический сдвиг вправо на нечетное число разрядов отрицательного

0 числа.

Устройство работает следующим образом.

Работа устройства рассматривается в различных режимах на примере сдвига в

5 нем восьми байтов входной информации .. 364 на 19 двоичных разрядов (на вход 15 устройства подается прямой двоичный код величины сдвига 010011).

Пусть первый байт aiaaas.-.ae является

0 самым старшим и сопровождается контрольным разрядом четности К1, а восьмой байт аб7апааГ)9 ..Ag4 является самым младшим и сопровождается контрольным разрядом четности К8.

5Сдвиг вправо логический. На управляющий вход формирователя 1 кода маски поступает уровень логической единицы с входа 14 направления сдвига устройства, соответствующий выполнению сдвига впра0 во. а на информационные входы формирователя 1 подается значение младших трех разрядов 152 входа 15 кода сдвига устройства (в рассматриваемом примере 011). В соответствии с работой формирователя 1

5 (табл. 1) на его выходе 17 в этом случае формируется код маски 000001110, который далее поступает на первые входы блоков 2i-2a элементов И группы, на вторые входы которых подаются значения соответствую0 щих байтов 111-11e входной информации с входа 11 устройства, а на третьи входы - контрольные разряды 12i-12e соответству- юилих байтов с входа 12 контрольных разрядов устройства. Для рассматриваемого

5 случая на входах 18i. 19i и 20i блока 2i группы формируется результат маскирования в виде совокупности значений 0000, О аеатае и 0 соответственно, на выходах 18а, 192 и 202 блока 22 - 0000, 0 a aisaie и О соответственно, и так далее, на выходах 18i,

19в и 20е блока 2в - результат маскирования в виде совокупности значений 0000, О

862363364 И 0.

Далее на блоках элементов ИЛИ группы и элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 4i-4e первой группы формируются четности выдвигаемых в каждом байте разрядов. Так, на выходе 22i элемента 4i группы формируется четности PI выд ОФО©0( ааФО, на выходе 222 элемента 42--Р2 выд ОФО@000®0®а14@а15Фа1б Ј0, и так далее, на выходе 22в элемента 4в-Рв выя О®О®00

О® ОФЭ62Ф 363Ф 364©0.

Коммутатор 8 формирует четность разрядов, вдвигаемых в старший байт (при вы- полнении логического сдвига вправо четность вдвигаемых разрядов равна нулю), подключая вход 28 уровня логического нуля устройства к выходу 25 под управлением сигналов с входа 13 типа сдвига устройства.

Поскольку выполняется сдвиг вправо, то на управляющие входы коммутаторов 6i 6е группы поступает уровень логической единицы, под действием которого на выходы 232-23а коммутаторов 62-63 группы по- ступают значения четностей выдвигаемых разрядов с выходов 22i-22 соответственно (на выход 23i коммутатора 6i группы поступает значение четности вдвигаемых в старший байт разрядов с выхода 25 коммутатора 8).

Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5i-5e группы поступают три составляющие: контрольные разряды 12i-12s соответствующих байтов с входа 12 контрольных разрядов устройства: четности выдвигаемых из данных байтов разрядов с выходов 22i-22a элементов 4i- 4а группы соответственно; четности выдвигаемых разрядов из соседних левых байтов с выходов 23i-23s коммутаторов 6i-6s группы соответственно, которые являются чет- ностями вдвигаемых в соответствующие байты разрядов, На выходах элементов 5i-5s группы формируются предска- занные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига. Так, на выходе 241 элемента 5i группы формируется контрольный разряд Kin Ki©Pi выд® О, на выходе 242 элемента К2ФР2 выд@Р1 выд и так далее, на выходе 24в элемента 5в - контрольный разряд Ken KsOPs выд.

В блоке 7 сдвига контрольных разрядов под действием управляющих сигналов, поступающих с входа 13 типа сдвига устройства, уровня логической единицы, поступающей с входа 14 направления сдвига устройства, а также под управлением

старших разрядов 15i входа 15 кода сдвига устройства (в рассматриваемом примере значение трех старших разрядов равно 010) выполняется сдвиг контрольных разрядов, сформированных на выходах 24i-24e и поступивших на соответствующие информационные в ходы блока 7 в соответствии с его работой (табл. 3). На выходах блока 7 в рассматриваемом примере формируются следующие контрольные разряды: 0,0, Kin, K2n. Кзп, «4n, Ksn, Кеп. Эти контрольные разряды, поступающие на выход 16 контрольных разрядов устройства, являются предсказанными четностями результата сдвигателя.

Несовпадение хотя бы для одного байта результата сдвигателя значений его фактической и предсказанной четностей указывает на наличие либо ошибки во входной информации сдвигателя, либо неисправности в его аппаратуре.

Сдвиг вправо арифметический В этом режиме устройство работает аналогично предыдущему Отличие состоит только в том, что коммутатор 8, формируя четность вдвигаемых в старший байт разрядов, подключает выход 27 элемента И 10 под управлением сигналов с входа 13 типа сдвига устройства к выходу 25 коммутатора. При этом на выходе 27 элемента И 10 формируется признак П, учитывающий четность сдвигаемых единиц при сдвиге отрицательного числа (в рассматриваемом примере признак , поскольку выполняется сдвиг вправо и уровень логической единицы поступает на первый вход элемента И 10, а младший разряд 15з входа 15 кода сдвига устройства, подключенный к второму входу элемента И 10 установлен в единицу)

В соответствии с указанным на выходе 24 элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ группы формируется контрольный разряд Kin Ki®P выдфП.

Сдвиг вправо циклический. В этом режиме устройство работает аналогично описанному режиму. Отличие состоит в том, что коммутатор 8, формируя четность вдвигаемых в старший байт разрядности, подключает выход 22 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4а группы под управлением сигналов с входа 13 типа сдвига устройства к выходу 25 коммутатора 8, так как выдвигаемые из младшего байта разряды являются вдвигаемыми в старший байт разрядами при выполнении циклического сдвига вправо под управлением младших разрядов кода сдвига. В соответствии с указанным на выходе 24i элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5i группы формируется контрольный разряд,

Кроме этого, в блоке 7 сдвига контрольных разрядов под управлением сигналов,

поступающих с входа 13 типа сдвига устройства, уровня логической единицы поступающего с входа 14 направления сдвига устройства, а также под управлением старших разрядов 15 входа 15 кода сдвига уст- ройства (в рассматриваемом примере значение трех старших разрядов равно 010) выполняется сдвиг циклических контрольных разрядов, сформированных на выходах 24i-24e и поступивших на соответствующие информационные входы блока 7 в соответствии с его работой (табл. 3)

В рассматриваемом примере на выходах блока 7 формируются следующие контрольные разряды Кяп Kin Кап Кзп «4П Ksn, Ken Эти контрольные разряды, являющиеся предсказаннымичетностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства

Сдвиг влево логический На управляю- щий вход формирователя 1 кода маски поступает уровень логического нуля с входа 14 направления сдвига устройства соответствующий выполнению сдвига влево, а на информационные входы Формирователя 1 подается значение младших трех разрядов 152 входа 15 кода сдвига устройства (в рассматриваемом примере 011) В соответствии с работой формирователя 1 (табл 1) на его выходе 17 в этом случае формируются код маски 1110 UOCO 0 который дэаег пек ту- пает на первые входы блоков 2i 2g m пто- рые входы которых подаются соответствующих байтов 11i-11h вводной информации с входа 11 устройства а на третьи сходы контрольные i2i- 12s соответствующих байтов е входл 12 контрольных разрядов устройства Для рассматриваемого спучая и-л выходах 18i 19i и 20i блока 2i формируется результат маскирования в виде совокупности значений aia23T 0. 0000 и 0 и т д , на выходах 18р 19а и 20s - результат маскирования в виде совокупности значении а тэбзч зо 0 0000 и О

Далее на блоках 3i-3s элементов ИЛИ группы и элементах ИСКЛЮЧЛЮШЕЕ ИЛИ первой группы формируются четности выдвигаемых п каждом байте разрядов

Так, на выходе 22i элемента 4i группы формируется четность Р выд aW 32 аз О® ча выхог.о 2; э- ментг. Ъг р9выд-атЈ ,юэ a :SOSOj Of v т д HJ выходе 22з элемента 4f формируется ЧРТ- ность Равыд-ао ©sv $№,& 000 а Ос 0©0.

Коммутятор 9 формирует чегнос(ь pjj рядов, одви аемых в младший байт(при выполнении логического и арифметического сдвиюв влево четности вдвигаемых разря дог рарна нулю), подключая шину 28 устрс Л

ства к выходу 26 под управлением сигналов с входа 13 типа сдвига устройства

Поскольку выполняется сдвиг влево, то на управляющие входы коммутаторов группы поступает уровень логического нуля, под действием которого на выходы 231-23 коммутаторов 6i-6 группы поступают значения четностей выдвигаемых разрядов с выходов 222-228 соответственно, а на выход 23в коммутатора 6а группы поступает значение четности вдвигаемых в младший байт разрядов с выхода 26 коммутатора 9.

Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5i-5a группы поступают три составляющие: контрольные разряды 12i-12a соответствующих байтов с входа 12 устройства, четности выдвигаемых из данных байтов разрядов с выходов 22i- 22а соответственно и четности выдвигаемых разрядов соседних правых байтов с выходов соответственно На выходах элементов 5i-5e группы формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига Так, на выходе 24т элемента 5i группы формируется контрольный разряд Kin-Kut7 Ртвыд фР2выд на выходе 24г элемента К2 © Р2ВЫД Й Р2ВЫД И Т.Д., на выходе 24fi элемента 5а К(яп-Кв © РавыдфО

В блоке 7 сдвига контропьных разрядов под действием сигналов поступающих с входа 13 типа сдвига устройства уровня логического нуля поступающего с входа 14 направления сдвига устройства, а также под управпением старших разрядов 15i входа 15 кода сдвига устройства (в рассматриваемом примере значение старших разрядов равно 010) выполняется сдвиг влево логических контрольных разрядов, сформированных на выходах 24i 24s и поступивших на соответствующие информационные входы блока 7, в соответствии с его работой (табл 3) В рассматриваемом примере на выходах блока 7 формируются сле дующие контрольные разряды Кзп Ksn, KG, Kyn, Kan О О Эти контрольные разряды являющиеся предсказанными четностями результата сдпигателя поступают на выход 16 контоольных разрядов устройства

Сдвиг влево арифметический В этом режиме устройство работает точно также, как п в предыдущем режиме и для тех же данных формируются те же значения пред- сьазанных четностей результата сдвигателя

Сдзиг влево циклический В этом режиме устройство работает аналогично описанному режиму сдвиг влево логический

Отличие состоит в том, что коммутатор 9, формируя четность вдвигаемых в младший байт разрядов, подключает выход 22 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4i группы под управлением сигналов с входа 13 типа сдвига устройства к выходу 26 коммутатора 9, так как выдвигаемые из старшего байта разряды являются вдвигаемыми в младший байт разрядами при выполнении сдвига влево циклического под уравлением младших разрядов кода сдвига. В соответствии с указанным на выходе 24в элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5в группы формируется контрольный разряд Равыд & Ршыд.

Кроме этого, в блоке 7 сдвига контрольных разрядов под управлением сигналов, поступающих с входа 13 типа сдвига устройства, уровня логического нуля, поступающего с входа 14 управления сдвига устройства, а также под управлением старших разрядов 15 входа 15 кода сдвига устройства (в рассматриваемом примере значение трех старших разрядов равно 010) выполняется сдвиг циклический влево контрольных разрядов, сформированных на выходах 24i-24a и поступивших на соответствующие информационные входы блока 7 в соответствии с его работой (табл. 3). В рассматриваемом примере на выходах блока 7 формируются следующие контрольные разряды: Кзп, K4n, Ksn, Кбп, , Kan, Kin, К2П. Эти контрольные разряды, являющиеся предсказанными четно- стями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства,

В устройстве организован автономный (независимый) контроль по четности (или нечетности), не требующий введения дополнительных связей со сдвигателем и не ограничивающий варианты его реализации, при этом обеспечивается возможность предсказания четности для каждой группы разрядов результата сдвигателя, сопровождаемой своим контрольным разрядом.

Формула изобретения Устройство для предсказания четности результата сдвигателя, содержащее формирователь кода маски, группу блоков элементов.И, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу коммутаторов, блок сдвига контрольных разрядов, два коммутатора и элемент И, причем первый, второй и третий входы элемента И соединены с входом задания направления сдвига устройства, младшим разрядом входа задания кода сдвига устройства и старшим разрядом информационного входа устройства, выход формирователя кода маски соединен с первыми входами блоков элементов И группы, вхо д задания направления сдвига устройства подключен к управляющему входу формирователя кода маски, управляющим входам коммутаторов группы и входу задания направления сдвига блока сдвига контрольных разрядов, вход задания типа сдвига которого подключен к управляющим входам первого и второго коммутаторов и является входом задания типа сдвига устройства, информационный вход формирователя кода

маски подключен к младшим разрядам входа задания кода сдвига устройства, вход задания величины сдвига блока сдвига контрольных разрядов подключен к старшим разрядам входа задания кода сдвига устройства, вторые входы блоков элементов И группы подключены к соответствующим группам разрядов информационного входа устройства, выход 1-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы

соединен с первым входом 1-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, второй и третий входы которого соединены с выходом 1-го коммутатора группы и i-м разрядом входа контрольных разрядов устройства соответственно (1 i m, где m - число элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы), выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединены с соответствующими информационными входами

блока сдвига контрольных разрядов, выходы которого подключены к соответствующим разрядам выхода контрольных разрядов устройства, выход первого коммутатора соединен с первым информационным входом первого коммутатора группы, выход j-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с первым информационным входом (j+ 1)-го коммутатора группы (1 j m-1), выход k-го элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с вторым информационным входом (k-1)-ro коммутатора группы (2 k m), выход второго коммутатора соединен с вторым информационным входом последнего

коммутатора группы, выходы первого и последнего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с первыми информационными входами соответственно второго и первого коммутаторов, выход элемента И соединен с вторым информационным входом первого коммутатора, третий вход первого коммутатора и второй вход второго коммутатора подключены к шине нулевого потенциала устройства, о т л и ч аю щ е е с я тем, что, с целью сокращения аппаратурных затрат устройства, оно содержит группу блоков элементов ИЛИ, причем первый и второй выходы каждого блока элементов И группы соединены соответственно с первым и вторым входами соответствующего блока элементов ИЛИ группы. выход которого соединен с первым входом соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второй вход кото-

рого соединен с третьим выходом соответствующего блока элементов И группы, третий вход 1-го блока элементов И группы подключен к 1-му разряду группы контрольных входов устройства.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при организации контроля в высокоскоростных арифметических устройствах. Цель изобретения - сокращение аппаратурных затрат устройства. Устройство содержит формирователь 1 кода маски, группу блоков 2 элементов И, группу блоков 3 элементов ИЛИ, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, группу коммутаторов 6, блок 7 сдвига контрольных разрядов. Совокупность формирователя 1 кода маски, группы блоков 2 элементов 4, группы блоков 3 элементов ИЛИ, двух групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, группы коммутаторов 6, коммутаторов 8, 9 и элемента И 10 предназначена для формирования четностей результата сдвигателя под действием младших трех разрядов кода сдвига (на величину, меньшую длины байта). Блок 7 сдвига контрольных разрядов осуществляет формирование контрольных разрядов под действием старших разрядов кода сдвига на величину, кратную байту. 3 табл., 2 ил. И О ел 00 сл ел jff

Примечание. R, К - прямом и инверсный уровни логического сигнала, угтачоплрмного на управляющем входе формирователя 1 (на мходе направления сдвига устройства).

Таблица 1

Примеча ние. Hf - информация на i-м информационном входе Спока 7; Р-0 при

формировании контрольных разрядов по четности; Р 1 при формироь нии контрольных разрядов по нечетности.

. .

st

I