Параллельный асинхронный регистр на КМДП-транзисторах Советский патент 1991 года по МПК G11C19/00 

Изобретение относится к вычислительной технике и может быть использовано при построении устройств приема и хранения информации.

Цель изобретения - упрощение регистра.

На чертеже приведена схема регистра.

Регистр содержит ячейки 1-3 памяти, Каждая из которых состоит из первого 4 и Второго 5 инверторов, ключевого элемента 6 на транзисторе n-типа и элемента 7 блокировки на транзисторе р-типа, управляющий триггер 8, выполненный на элементах И- ИЛИ-НЕ 9 и И-НЕ 10, элементы И-НЕ 11 и 12, логический элемент 13, выполненный на транзисторах о-типа 14 и п-типа 15 и 16, и коммутационный элемент на транзисторе р- типа 17.

На чертеже показаны также управляющий вход 18, информационные входы 19-21, выход 22 индикации моментов окончания переходных процессов регистра, информационные выходы 23-25, шина 26 напряжения питания и шина 27 нулевого потенциала.

Регистр работает следующим образом.

В исходном состоянии на управляющий вход 18 регистра подается высокий потенциал, который открывает транзистор 6 каждой ячейки 1-3 памяти и закрывает транзистор 17, а на выходе элемента 13, т.е. на стоках его транзисторов 14-16 также имеется высокий потенциал, который закрывает транзистор 7 ячеек 1-3 памяти. При этом на входе инвертора 4 каждой ячейки 1-3 памяти появляется низкий потенциал (инвертор 5 каждой ячейки 1-3 памяти отключен от шины питания регистра закрытым транзистором 17 и не препятствует этому), а на выходе инвертора 4 - высокий потенциал, т.е. ячейки 1-3 памяти находятся в нулевом состоянии. В результате на выходе элемента 11 имеется низкий потенциал, на выходе элемента И-НЕ 10 управляющего триггера 8 - высокий потенциал, а на выходе элемента И-ИЛИ-НЕ 9 этого триггера - низкий потенциал, который поступает на вход элемента И-НЕ 12 и на его выходе имеется высокий потенциал, т.е. на выходе 22 регистра в начальном состоянии имеется высокий потенциал, свидетельствующий о готовности регистра к приему кодов с информационных входов 19-21.

После того, как на информационных входах 19-21 ячеек 1-3 памяти установятся потенциалы, соответствующие значениям разрядов записываемого кода, на управляющий вход 18 регистра подается низкий потенциал, который через открытый транзистор 15 элемента 13 поступает на аыход последнего, откуда на затворы транзисторов 7 ячеек 1-3 памяти, транзисторы 6 которых закрыты низким потенциалом с управляющего входа 18 регистра, Транзисторы 7 ячеек памяти 1-3 открываются .и информация с информационных входов 19- 21 поступает на входы инверторов 4 ячеек 1-3 памяти, при этом, если в данную ячейку памяти записывается нуль, т.е. на соответ0 ствующий информационный вход подан низкий потенциал, то ее состояние не изменяется и на выходе инвертора 4 этой ячейки памяти потенциал остается высоким. Если же в ячейку памяти записывается единица,

5 т.е. на соответствующий информационный вход подан высокий потенциал, то на выходе инвертора 4 этой ячейки памяти появляется низкий потенциал, поскольку на его входе устанавливается высокий потенциал

0 (сопротивление транзистора 7 меньше сопротивления транзистора n-типа инвертора 5 данной ячейки памяти и транзистор 7 перетягивает инвертор 5), После того, как информация запишется во все ячейки 1-3

5 памяти и потенциалы на выходах их инверторов 4 станут противоположными потенциалам на информационных входах 19-21, произойдет переключение элемента 9 управляющего триггера 8. Заметим, что при

0 наборе значений на информационных входах 19-21, не требующем переключения ячеек 1-3 памяти, срабатывание элемента 9 триггера вызывается только появлением низкого потенциала на выходе элемента 13.

5 Одновременно с этим низкий потенциал, поданный на управляющий вход 18 регистра, вызывает появление высокого потенциала на выходе элемента И-НЕ 11. Переключение элементов И-ИЛИ-НЕ 9 и И0 НЕ 11 вызовет, в свою очередь, срабатывание элемента И-НЕ 10 управляющего триггера 8, на выходе которого появится низкий потенциал, закрывающий транзистор 15 и открывающий транзистор 14 эле5 мента 13, в результате чего на выходе последнего появится высокий потенциал (транзистор 16 этого элемента закрыт высоким потенциалом с выхода элемента И- ИЛИ-НЕ 9). Таким образом, на обоих входах

0 элемента 12 появятся высокие потенциалы с выходов элементов И-ИЛИ-НЕ 9 и 13. что вызовет появление низкого потенциала на выходе элемента И-НЕ 12. т.е. управляющем выходе 22 регистра, которое является

5 признаком завершения процесса записи. Кроме того, высокий потенциал с выхода элемента 13 закроет транзисторы 7 ячеек 1-3 памяти, т.е. сделает эти ячейки нечувствительными к изменениям потенциалов на информационных входах 19-21: отсечет

эти ячейки памяти от информационных входов.

После этого произвольным образом могут изменяться сигналы на информационных входах 19-21 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены потенциалы, соответствующие значениям разрядов записываемого кода,

Перед новой записью кода в регистр последний должен быть возвращен в исходное состояние, для чего на управляющий вход 18 регистра подается высокий потенциал. Это приведет к открыванию транзисторов 6 ячеек 1-3 памяти и закрыванию транзистора 17, что, в свою очередь, вызовет появление низких потенциалов на входах инверторов 4 этих ячеек, а затем - высоких потенциалов на выходах этих инверторов. После того, как все ячейки 1-3 памяти перейдут в нулевое состояние на выходе элемента И-НЕ 11 появится низкий потенциал, что вызовет появление на выходе элемента И-НЕ 10 управляющего триггера 8, а затем - низкого потенциала на выходе элемента И-ИЛИ-НЕ 9 этого триггера . Последнее приведет к появлению высокого потенциала на выходе элемента И-НЕ 12, т.е. на управляющем выходе 22 регистра, которое является признаком завершения переходных процессов при возврате регистра в исходное состояние.

Затраты оборудования при реализации предложенного регистра составляют (12п+18) КМДП транзисторов, где п - число ячеек памяти регистра. В известном регистре эта величина равна соответственно (26п+22), т.е. имеет место упрощение параллельного асинхронного регистра при любом числе п ячеек памяти.

Формула изобретения Параллельный асинхронный регистр на КМДП-транзисторах, содержащий п ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого инвертора соединены соответственно с выходом и входом второго инвертора, управляющий триггер на элементах И-ИЛИ-НЕ и И-НЕ, причем первый вход элемента И-НЕ соединен с выходом элемента И-ИЛИ-НЕ, а выход - с первыми входами п групп элемента И-ИЛИ-НЕ, вторые входы которых соеди- нены соответственно с выходами первых

инверторов соответствующих ячеек памяти 1 и являются информационными входами регистра, и логический элемент, выполненный на двух транзисторах n-типа и транзисторе 5 р-типа, затвор которого соединен с затвором первого транзистора n-типа логического элемента и выходом элемента И-НЕ управляющего триггера, а сток - со стоком первого транзистора n-типа логического

0 элемента, отличающийся тем, что, с целью упрощения регистра, он содержит коммутационный элемент, выполненный на транзисторе р-типа, и дёа элемента И-НЕ, причем выход первого элемента И-НЕ сое5 динен с вторым входом элемента И-НЕ управляющего триггера, п входов - с выходами первых элементов НЕ соответствующих ячеек памяти, а (п+1)-й вход является управляющим входом регистра, выход

0 второго элемента И-НЕ является выходом индикации моментов окончания переходных процессов регистра, первый вход соединен с выходом элемента И-ИЛИ-НЕ управляющего триггера и стоками первого и

5 второго транзисторов n-типа логического- элемента регистра, исток второго транзистора n-типа соединен с истоком транзистора р-типа логического элемента и (п+1)-м входом первого элемента И-НЕ, а затвор - с

0 выходом элемента И-ИЛИ-НЕ управляющего триггера, а исток транзистора р-типа логического элемента соединен с шиной напряжения питания регистра, а в каждую ячейку памяти регистра введены элемент

5 блокировки на транзисторе р-типа и ключевой элемент на транзисторе n-типа, исток которого соединен с шиной нулевого потенциала регистра, сток - с входом первого инвертора данной ячейки памяти, а затвор

0 - с (п+1)-м входом первого элемента И-НЕ и затвором транзистора р-типа коммутационного элемента, исток которого соединен с шиной напряжения питания регистра, а сток -с входом питания второго инвертора каж5 дои ячейки памяти, исток транзистора р-типа элемента блокировки каждой ячейки памяти соединен с третьим входом соответствующей группы элемента И-ИЛИ-НЕ и является соответствующим информационным

0 входом регистра, сток соединен с входом первого инвертора данной ячейки памяти, а затвор - с вторым входом (п+1)-й группы элемента И-ИЛИ-НЕ управляющего триггера.

Изобретение относится к вычислительной технике и может быть использовано при построении устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки памяти (ЯП) 1 - 3, состоящие из инверторов 4, 5, ключевого элемента на транзисторе N-типа 6 и элемента блокировки на транзисторе P-типа 7, управляющий триггер 8 на элементах И - ИЛИ - НЕ 9 и И - НЕ 10, логический элемент 13 на транзисторах P-типа 14 и N-типа 15, 16, в него введены элементы И - НЕ 11, 12 и коммутационный элемент на транзисторе P-типа 17. Входы элемента И - НЕ 11 соединены с управляющим 18 и информационными 23 - 25 выходами ЯП 1 - 3, а выход - с входом элемента И - НЕ 10 управляющего триггера 8, выход элемента И - ИЛИ - НЕ 9 которого соединен с первым входом элемента И - НЕ 12. Второй вход элемента И - НЕ 12 соединен с выходом элемента 13, а выход является выходом 22 индикации моментов окончания переходных процессов регистра. При этом исток транзистора P-типа 17 соединен с его шиной напряжения питания, затвор - с управляющим входом 18, а сток - с входом питания инверторов 5 ЯП 1 - 3. 1 ил.