Параллельный асинхронный регистр Советский патент 1990 года по МПК G11C19/00 

Изобретение относится к вычислительной технике и может быть использовано при.построении асинхронных устройств приема и хранения информа- ции.

Целью изобретения является упрощение асинхронного параллельного регистра при его реализации на КМДП- транзисторах.

На чертеже представлена схема параллельного асинхронного регистра. ; Регистр содержит ячейки 1-3 памяти, каждая из которых состоит из первого 4 и второго 5 инверторов, перво- ;го ключевого элемента 6 на МДП-тран- зисторе п-типа и второго ключевого элемента 7 на МДП-транзисторе р-типа управляющий триггер 8, .выполненный ;на элементах И-ИЛИ-НЕ 9 и И-НЕ 10, :элементы И-НЕ 11 и 12 и логический ;элемент 13,,выполненньй на МДП- транзисторах 14 и 15 п-типа и 16 р-ти-па .

Сопротивления каналов открытых МДП-транзисторов р- и п-типов второго инвертора 5 каждой ячейки памяти в iK-1 раз больше сопротивления каналов : открытых МДП-транзисторов первого 6 и второго 7 ключевых элементов данной ячейки памяти, где К - отношение на- пр 1жения питания регистра к пороговому напряжению МДП- транзисторов первого инвертора 4 данной ячейки памяти.

На чертеже показанЕЛ также вход 17 разрешения записи регистра, информационные входы. 18-20, выход 21 индикации записи регистра, информационные выходы 22-24, шина 25 напряжения питания, шина 26 нулевого потенциала Регистр работает следующим образо В исходном со.стоянии на вход 17 разрешения записи регистра подается высокий потенциал, который открывает транзистор 6, а на выходе элемента 1 т.е. на стоках его транзисторов 14- 16, также имеется высокий потенциал, который закрывает транзистор 7 ячеек 1-3 памяти. При этом на входе инвертора 4 каждой ячейки 1-3 памяти появляется низкий потенциал .(поскольку сопротивление канала транзистора 6 меньше сопротивления канала транзистора р-типа инвертора 5, он перетягивает инвертор 5), а на выходе инвертора 4 - высокий потенциал, т.е. ячейки 1-3 памяти находятся в нулево состоянии. В результате на выходе элемента 11 имеется низкий потенциал

, 0

0

5

на выходе элемента 10 управляющего триггера 8 - высокий потенциал, а на выходе элемента 9 этого триггера - низкий потенциал. Последний поступает на вход элемента 12 и на его выходе устанавливается высокий потенциал, т.е. на выходе 21 регистра в начальном состоянии имеется высокий потенциал, свидетельствующий о готовности регистра к приему кода с входов 18-20,

После того как на информационных входах 18-20 ячеек 1-3 памяти установятся потенци алы, соответствующие значениям разрядов записываемого кода, на вход 17 регистра подается низкий потенциал. Этот потенциал через открытый транзистор 14 элемента 13 поступает на выход последнего, откуда - на затворы транзисторов 7 ячеек 1-3 памяти, транзисторы 6 которых закрыты низким потенциалом с входа 17 регистра. Транзисторы 7 ячеек 1-3 памяти открываются и информация с входов 18-20 поступает на входы инверторов 4, при этом, если на соответствующий информационный вход подан низкий потенциал, то состояние не изменяется и на.выходе инвертора 4 этой ячейки потенциал остается высоким. Если же на соответствующий информационный вход подан высокий потенциал, то на выходе инвертора 4 этой ячейки появляется низкий потенциал, поскольку на его входе устанавливается высокий потенциал (сопротивление канала транзистора 7 меньше сопротивления канала транзистора п-типа инвертора 5 и транзистора 7 перетягивает инвертор 5). После того как информация запишется во все ячейки 1-3 памяти и потенциалы на выходах их инверторов 4 станут противоположными потенциалам на информационных входах 18-20, произойдет переключение элемента 9 управляющего триггера 8. При наборе значений на информационных входах 18-20, не требующем переключения ячеек 1-3 памяти, переключение элемента.9 триггера 8 вызывается только появлением низкого потенциала на выходе элемента 13. Одновременно с этим низкий потен- - циал, поданный на вход 17 регистра, вызывает появление высокого потенциала на выходе элемента 11. Переключение элементов 9 и 11 вызовет в свою очередь срабатывание элемента 10 управляющего триггера 8, на выходе которого появится низкий потенциал.

. 5

закрывающий транзистор 14 и открыващий транзистор 16 элемента 13, в результате чего на выходе последнего появится высокий потенциал (транзистор 15 этого элемента был закрыт высоким потенциалом с выхода элемента 9). Таким образом, на обоих входах элемента 12 появятся высокие потенцалы с выходов элементов 9 и 13, что вызовет Появление низкого потенциал на выходе элемента 12, т.е. на выход 21 регистра, что является признаком завершения процесса записи. Кроме того, высокий потенциал с выхода элемента 13 закроет транзисторы 7 ячеек 1-3 памяти, т.е. сделает эти ячейки нечувствительными к изменению значений на информационных входах 18-20 (отсечет эти ячейки памяти от информационных входов).

После этого произвольно могут изменяться сигналы на информационных входах 18-20 ячеек 1-3 памяти-с тем, чтобы к моменту следующей записи код в регистр на этих входах были установлены потенциалы, соответствующие значениям разрядов записываемого Кода.

Перед новой записью кода в регист последний должен быть возвращен в исходное состояние, для чего высокий потенциал подается на вход 17 регистра. Это приведет к открыванию транзисторов 6 ячеек 1-3 памяти, что в свою очередь, вызовет появление низких потенциалов на входах инверторов 4 этих ячеек, а затем высоких потенциалов на выходах этих инверторов. После того, как все ячейки 1-3 памяти перейдут в нулевое состояние, на выходе элемента 11 появится низки потенциал, что вызовет появление высокого потенциала на выходе элемента 10 управляющего триггера 8, а затем низкого потенциала на выходе элемента 9 этого триггера. Пос геднее приведет к появлению высокого потенциала на выходе элемента 12, т.е. на выходе 21 регистра, что является признаком завершения переходных процессов при возврате регистра в исходное состояние.

Затраты.оборудования при реализации предложенного регистра составляют (12т-17) транзисторов, где m - число памяти регистра. В прототипе эта величина равна соответственно (26т-22), т.е. имеет место упрощение параллельного асинхронного регистра на КМДП-

транзисторах по сравнению с прототипом (при любом числе ячеек памяти),

Формула изобретения

10

15

20

25

30

35

0

5

0

5

Параллельньй асинхронный регистр на КМДП-транзисторах, содержащий m ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого инвертора соединены соответственно с выходом и входом второго инвертора, управляющий триггер на элементах И-РШИ-НЕ и И-НЕ, причем первый вход элемента И-НЕ соединен с выходом элемента И-ИЛИ-НЕ, а выход - с первыми входами m групп элемента И-ИЛИ-НЕ, вторые входы которых являются соответствующими информационными входами регистра, и логический элемент, состоящий из двух М,ЦП-транзисторов п-типа и одного МДП- транзистора р-типа, затвор которого соединен с затвором первого МДП-тран- зистора п-типа и с выходом элемента И-НЕ управляющего триггера, сток - со стоком первого МДП-транзистора п-типа, исток которого соединен с шиной напряжения питания, о т л и - ч а ю щ и и с я тем, что, с целью упрощения регистра, он содержит два элемента И-НЕ, причем выход первого элемента И-НЕ соединен с вторым входом элемента И-НЕ управляющего триггера, первый вход которого соединен с первым входом второго элемента И-НЕ, выход которого является выходом индикации записи регистра, а в каждую ячейку памяти введены первый ключевой элемент -на М/Щ-транзисторе п-типа, исток которого соединен с шиной нулевого потенциала, сток - с входом первого инвертора данной ячейки памяти, а затвор - с истоками первого и второго МДП-транзисторов п-типа логического элемента и является входом разрешения записи регистра, и второй ключевой элемент на МДП-транзисторе р-типа, сток которого соединен с выходом первого инвертора данной, ячейки памяти, затвор - со стоками первого и второго МДП-транзисторов п-типа логического элемента и с вторым входом второго элемента И-НЕ, а исток - с вторым входом соответствующей груп- пы элемента И-ИЛИ-НЕ управляющего триггера, затвор второго МДП-транзистора логического элемента соединен с выходом элемента И-ИЛИ-НЕ управляющего триггера, третьи входы m групп

716070168

которого соединены с m входами перво-ственно с первым входом первой группы по элемента И-НЕ, с выходами первых |данного элемента и с первым входом инверторов соответствующих ячеек па-второго элемента И-НЕ, (т+1)-й вход мяти и являются информационными выхо-первого элемента И-НЕ соединен с ис- дами регистра, а первый и второй вхо-токами МДП-транзисторов п-типа логиды (т+1)-й группы соединены соответ-чес кого элемента.

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. С целью упрощения параллельного асинхронного регистра на КМДП-транзисторах, содержащего ячейки 1 - 3 памяти, состоящие из инверторов 4, 5, первого 6 и второго 7 ключевых элементов на МДП-транзисторах N-типа и P-типа соответственно, управляющий триггер 8 на элементе И - ИЛИ-НЕ 9 и элементе И-НЕ 10 и логический элемент 13 на МДП-транзисторах N-типа 14, 15 и P-типа 16, введены элементы И-НЕ 11 и 12. При этом входы элемента И-НЕ 11 соединены с входом 17 разрешения записи и информационными входами 18 - 20 регистра, а выход - с входом элемента И-НЕ 10 управляющего триггера 8. Выход элемента И-ИЛИ-НЕ 9 соединен с первым входом элемента И-НЕ 12, второй вход которого соединен с выходом элемента 13, а выход является выходом индикации записи регистра. 1 ил.