Устройство вычисления сумм произведений Советский патент 1992 года по МПК G06F7/52 

Изобретение относится к области вычислительной техники, а именно к устройствам обработки массивов мантисс данных, представленных в форме с плавающей запятой, и ориентировано на исполнение в интегральной технологии.

Известны устройства для вычисления сумм произведений, которые содержат матричное множительное устройство, регистр хранения операндов, накапливающий сумматор, шины тактовых импульсов и установки в О. Оба сомножителя принимаются параллельным кодом.

Недостатком этих устройств является низкое быстродействие, так как на каждом такте обрабатывается лишь пара сомножителей, и невозможность осуществить сдвиг

сомножителей друг относительно друга при выравнивании весов разрядов.

Известны устройства, основным элементом которых является матрица вычислительных блоков, в их состав входят наборы триггеров, регистры, логические элементы.

Недостатком этих устройств является невозможность осуществить сдвиг сомножителей друг относительно друга.

Наиболее близким по техническому решению к изобретению является устройство вычисления сумм произведений, состоящее из матрицы вычислительных блоков и блока управления, причём матрица содержит (п+2) строки вычислительных .блоков, первые (п+1) строки матрицы содержат (п+2) вычислительных блока, (п+2)-я строка содержит

СО

ю

GS

(п+1) вычислительных блока, причем входы данных вычислительных блоков первого столбца первых п строк соединены с информационными входами устройства, вход данных (i, j)-x вычислительного блока соединен с выходом данных (i, j-1)-ro вычислительного блока, где , , вход второго переноса соединен с выходом второго переноса (i-1, j-1)-ro вычислительного блока, где i 2-n+1, j 2-n+2, а для вычислительных блоков (п+2)-й строки с выходом второго переноса (n+2, j)-ro вычислительного блока/вход первого переноса (i, j)-ro вычислительного блока соединен с выходом первого переноса (i-1, j+1) вычислительного блока ( -п+1, j 1-n-1), вход первого переноса (i, n)-ro вычислительного блока соединен с вторым управляющим выходом (i, 1)-го вычислительного блока (), вход первого переноса (n+2, j)-ro вычислительного блока соединен с выходом второго переноса (п+1, -1)-го вычислительного блока (j 2-n+2), первый информационный вход (i, j)-ro вычислительного блока соединен с первым управляющим выходом (i, 1)-го вычислительного блока (, ), первый информационный вход(п+1,)-го вычислительного блока соединен с выходом первого переноса (n+1, j+1)-ro вычислительного блока Q 1-n-1), второй информационный вход (n+1, j)-ro вычислительного блока соединен с выходом второго переноса (n+1,j-1)- го вычислительного блока, второй управляющий вход (n+1j)- го вычислительного блока соединен с (п+4)-м выходом блока управления (j 1-n+2), вход разрешения записи (n+2, j)-ro вычислительного блока соединен с (п+2)-м выходом блока управления (j 1-n+2), первый управляющий вход (i, j)-ro вычислительного блока соединен с i-м выходом блока управления (, j 1-n+1) и входом разрешения записи (i-1, 1)-го вычислительного блока, вход управления передачей суммы (i, j)-ro вычислительного блока соединен с (i+2)-M выходом блока управления (i 1-n+1, j 1-n+2), вход синхронизации (i,j) вычислительного блока соединен с (п+5)-м выход синхронизации блока управления (i 1-n+2, j 1-n+3), вход формирования дополнительного кода (i, j) вычислительного блока соединен с вторым управляющим выходом (i,1)-ro вычислительного блока (, -n+2), выход суммы (п+2,2)-го вычислительного блока соединен с выходом матрицы вычислительных блоков.

Вычисление суммы произведений происходит при подаче на входы устройства последовательным кодом очередных m пар сомножителей, где m - количество входов в устройство. Пары сомножителей подаются

со сдвигом на один такт. После подачи на входы устройства очередного набора сомножителей на выходе результат будет получен через Зп тактов, где п - разрядность

сомножителей. В данном устройстве отсутствуют схемы, позволяющие осуществить сдвиг пары сомножителей друг относительно друга, что не позволяет производить умножение и суммирование мантисс чисел при представлении данных в форме с плаваю0 щей запятой. Таким образом, к недостаткам устройства следует отнести сравнительно узкие функциональные возможности из-за невозможности обработки мантисс чисел, представляемых в форме с плавающей запя5 той.

Целью изобретения является расширение функциональных возможностей за счет обработки мантисс чисел в форме с плавающей запятой,

0 Поставленная цель достигается тем, что устройство содержит матрицу вычислительных блоков и блок управления, причем матрица вычислительных блоков имеет (п+2) строки, (п+2)-я строка содержит (п+1) вычислительный блок, причем вход второго пере5 носа соединен с выходом второго переноса (i-1, j-1)-ro вычислительного блока, где n+1, j 3-n+log2n+3, а для вычислительных блоков (п+2)-й строки с выходом второго переноса (n+2, j)-ro вычислительного блока, вход первого переноса (i.j)-ro вычислитель0 ного блока соединен с выходом первого переноса (i-1, j+1)-ro вычислительного блока (i 2-n+1, j 2-j+1), вход первого переноса (i, п+1)-го вычислительного блока соединен с вторым управляющим выходом (i,1)-ro вы5 числительного блока (), вход первого переноса (n+2, j)-ro вычислительного блока соединен с выходом второго переноса (п+1, j-1)-ro вычислительного блока (j 2+log2n- п+ од2П+3), первый информационный вход (i.j)-ro вычислительного блока соединен с

0 первым управляющим выходом (i,1)-ro вычислительного блока (, j 2-n+1) первый информационный вход (n+1, j)-ro вычислительного блока соединен с выходом первого переноса (n+1, j+1)-ro вычислительного бло5 ка (j 2-n+log2n+3); второй информационный вход (n+1, j)-ro вычислительного блока соединен с выходом второго переноса (n+1, j-1)- го вычислительного блока, второй управляющий вход (n+1, j; n+2, j)-ro вычисли0 тельного блока соединен с (п+4)-м выходом блока управления (j 2-n+log2n+3), вход разрешения записи (, j)-ro вычислительного блока соединен с (п+2)-м выходом блока управления 0 2+1од2П-п+ од2П+3), первый уп5 равляющий вход (i,j)-ro вычислительного блока соединен с i-м выходом блока управления (, j 1-n+1) и входом разрешения записи (1-1, 1)-го вычислительного блока, вход управления передачей суммы (l,j)-ro вычислительного блока соединен с (+2}-м выходом блока управления (i 1-n+1, n+logan+S); вход синхронизации (i,j)-ro вычислительного блока соединен с (п+5)-м выходом синхронизации блока управления (i 1-n+2, j 1-n-i-log2n+3); вход формирования дополнительного кода (i, j)-ro вычислительного блока соединен с вторым управляющим выходом (1,1)-го вычислительного блока (, J 2-n+log2n+3); выход суммы (п+2, )-го вычислительного блока соеди- нен с выходом матрицы вычислительных блоков.

Матрица вычислительных блоков в первых п строках содержит n+log2n+3 вычислительных блока, в (п+1)-й строке содержит n+log2n+2 вычислительных блока, причем первые входы данных (,j)-x вычислительных блоков каждой строки соединены с 3.1-м входом матрицы (,j 1-n+1), второй вход данных (i, j)-ro вычислительного блока сое- динен с первым выходом данных (i, j-1)-ro вычислительного блока (, j 3-n+1); четвертый вход данных (i,j)-ro вычислительного блока соединен с третьим, выходом данных (i, j-1)-ro вычислительного блока (, п+1); третий вход данных (i, j)-ro вычислительного блока соединен с вторым выходом данных (i, j+1)-ro вычислительного блока (, j 2-n+1); вход управления передачей данных.(и)-го вычислительного блока сое- динен с выходом управления передачей данных (i, j+1)-ro вычислительного блока (, j 2-n+1); вход сдвига (i, j)-ro вычислительного блока соединен с выходом сдвига (i, j-1)-ro вычислительного блока (, п); вход установки (i, j)-ro вычислительного блока соединен с (+1}-м выходом блока управления (, ); входы тактирования вычислительных блоков i-й строки соединены с 4.1-м входом матрицы вычислительных блоков ().. Вычислительные блоки первого столбца матрицы вычислительных блоков первых п строк содержат три элемента И, пять триггеров, полусумматор, элемент 2 И-ИЛИ, причем первые входы первого и второго элемента И соединены с первым входом данных вычислительного блока, вторые входы первого и второго элементов И соединены с первым управляющим входом вычислительного блока, выход первого эле- мента И соединен с информационными входами первого и второго триггеров, выходы первого и второго триггеров - с первым и четвертым входами элемента 2И-ИЛИ, выход которого соединен с первым управляю-

щим входом вычислительного блока, входом третьего триггера и вторым входом полусумматора, выход третьего триггера соединен с первым входом полусумматора, выход полусумматора - с информационным входом четвертого триггера, выход четвертого триггера соединен с информационным входом пятого триггера, выход которого соединен с вторым входом третьего элемента И, вход синхронизации пятого триггера и первый вход третьего элемента И соединены с входом разрешения записи вычислительного блока, входы синхронизации первого,- четвертого триггеров и второй и третий входы элемента 2И-ИЛИ соединены с входом синхронизации вычислительного блока.

Вычислительные блоки первых п строк с третьего столбца по (п+1) содержат одиннадцать элементов И, четыре элемента ИЛИ, шесть элементов 2И-ИЛИ, десять триггеров, один сумматор, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса, четертый вход первого элемента 2И-ИЛИ - с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ - с первым входом сумматора, первый вход первого элемента ИЛИ - с входом суммы вычислительного блока, второй вход первого элемента ИЛИ - с выходом второго элемента 2И-ИЛИ, второй и третий входы которого соединены с прямым и инверсным выходами первого элемента И, первый и четвертый входы второго элемента 2И-ИЛ И соединены с входом формирования дополнительного кода вычислительного блока, выход первого элемента ИЛИ - с вторым входом сумматора, третий вход сумматора - с выходом третьего элемента И, первый выход сумматора - с информационными входами первого и второго триггеров, второй выход сумматора - с информационными входами третьего и четвертого триггеров; выход первого триггера - с выходом первого переноса вычислительного блока, выход второго триггера - с выходом второго переноса вычисли- тельного блока, выходы третьего и четвертого триггеров - с первым и четвертым входами третьего элемента 2И-ИЛИ, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И соединен с выходом суммы вычислительного блока, первые входы четвертого и пятого элементов И - с первым информационным входом вычислительного блока, выход четертого элемента И - с информационным входом пятого триггера и первым входом пятого

элемента 2И-ИЛИ, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ, выход пятого триггера соединен с первым входом четвертого элемента 2И- ИЛИ, выход которого соединен с четвертым входом пятого элемента 2И-ИЛИ, выход которого соединен с первым входом первого элемента И, первый вход второго элемента ИЛ И - с вторым входом данных, второй вход - с третьим входом данных вычислительного блока, выход второго элемента ИЛИ - с первым входом шестого элемента И, первый вход седьмого элемента И соединен с четвертым входом данных вычислительного блока, первый управляющий вход которого соединен с вторыми входами шестого и седьмого элементов И, первым входом одиннадцатого элемента И и входом синхронизации десятого триггера, выходы шестого и седьмого элементов И соединены с информационными входами шестого и седьмого триггеров соответственно, выход шестого триггера соединен с первыми входами восьмого и девятого элементов М и первым входом шестого элемента 2И-ИЛИ, выход восьмого элемента И - с первым входом третьего элемента ИЛИ, выход девятого элемента И - с первыми выходами данных вычислительного блока, выход седьмого триггера - с четвертым входом шестого элемента 2И-ИЛИ и третьим выходом данных вычислительного блока, выход шестого элемента 2И-ИЛИ - с вторым входом первого элемента И, вход управления передачей данных вычислительного блока - с вторым и третьим входами четвертого элемента 2И- ИЛИ, вторыми входами восьмого и девятого элементов И, первым входом четвертого элемента ИЛИ, первый вход данных вычислительного блока - с первым входом десятого элемента И, выход которого соединен с третьим входом элемента ИЛИ и информационным входом девятого триггера, выход девятого триггера - с вторым входом третьего элемента ИЛИ, выход которого соединен с вторым выходом данных вычислительного блока, вход установки которого соединен с входом установки восьмого триггера, вход сдвига вычислительного блока - с информационным входом восьмого триггера, вход тактирования вычислительного блока - с входом синхронизации восьмого триггера, выход восьмого триггера соединен с информационным входом девятого триггера и выходом сдвига вычислительного блока, выход десятого триггера соединен с вторым входом одиннадцатого элемента И, выход которого соединен с вторыми входами десятого элемента И и четвертого элемента ИЛИ, выход которого соединен с выходом управления

передачей данных вычислительного блока, вход синхронизации которого соединен с вторыми и третьими входами первого, третьего, пятого и шестого элементов 2ИИЛИ, вторыми входами четвертого и пятого элементов И, входами синхронизации первого - четвертого, шестого, седьмого и девятого триггеров.

Вычислительные блоки (i,2)-ro столбца

0 матрицы, , содержат девять элементов И, восемь триггеров, сумматор, четыре элемента 2И-ИЛИ и три элемента ИЛИ, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычис5 лительного блока, четвертый вход первого элемента 2И-ИЛ И соединен с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ соединен с первым входом сумматора, первый вход перво0 го элемента ИЛИ - с входом суммы вычислительного блока, второй вход первого элемента ИЛИ - с выходом второго элемента 2И-ИЛИ, выход первого элемента ИЛИ - с вторым входом сумматора, первый

5 и четвертый входы второго элемента 2И- ИЛИ - с входом формирования дополнительного кода вычислительного блока, второй и третий входы второго элемента 2И-ИЛИ - с прямым и инверсным выходами

0 первого элемента И, первый вход первого элемента И соединен с выходом четвертого элемента 2И-ИЛИ, второй вход первого элемента И - с выходом четвертого триггера, первый выход сумматора - с информацион5 ным входом первого триггера, второй выход сумматора - с информационным входом второго триггера, выход первого триггера - с выходом первого переноса вычислительного блока, выход второго триггера - с пер0 выми входами второго и третьего элементов И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И - с выходом суммы вычислительного блока,

5 выход третьего элемента И соединен с третьим входом сумматора, первые входы четвертого и пятого элементов И - с первым информационным входом вычислительного блока, выход четвертого элемента И - с вхо0 дом третьего триггера и первым входом четвертого элемента 2И-ИЛИ, выход третьего триггера - с первым входом третьего элемента 2И-ИЛИ, выход пятого элемента I/I - с четвертым входом третьего элемента 2И5 ИЛИ, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ, первый вход шестого элемента И соединен с первым управляющим входом вычислительного блока, первый вход второго элемента ИЛИ - с третьим входом данных вычислительного блока, второй вход второго элемента ИЛИ - с выходом девятого элемента И, выход второго элемента ИЛИ - с вторым входом шестого элемента И, выход которого соединен с информационными входами чет- вертого и пятого триггеров, выход четвертого триггера - с первыми входами седьмого и восьмого элементов И, выход седьмого элемента И - с первым выходом данных вычислительного блока, выход восьмого элемента И - с входом шестого триггера, первый вход третьего элемента ИЛИ- - с выходом шестого триггера, второй вход соединен с выходом пятого триггера, выход третьего элемента ИЛИ - с третьим входом данных вычислительного блока, первый вход девятого элемента И - с первым входом данных вычислительного блока, второй вход девятого элемента И - с выходом восьмого триггера, выход синхронизации седьмо- го триггера - с входом тактирования вычислительного блока, информационный вход седьмого триггера - с входом сдвига вычислительного блока, выход седьмого триггера - с информационным входом восьмого триггера и выходом сдвига вычислительного блока, установочный вход восьмого триггера - с первым управляющим входом вычислительного блока, вход управления передачей данных которого соединен с вторыми входа- ми седьмого и восьмого элементов И и вторым и третьим входами третьего элемента 2И-ИЛИ, вход синхронизации вычислительного блока соединен с входами синхронизации четвертого и пятого триггеров, вторыми входами четвертого и пятого элементов И, вторыми и третьими входами первого и четвертого элементов 2И-ИЛЙ, входами синхронизации первого и второго триггеров.

Вычислительные блоки, начиная с (п+1) и по (п+1од2П+3) столбцов, аналогичны блокам п+1 столбца матрицы прототипа и содержат сумматор, два триггера, два элемента И и элемент ИЛИ. Вычислительные блоки (п+1) и (п+2) строк полностью ана- логичны вычислительным блокам матрицы прототипа и содержат соответственно (п+1) строки: три элемента 2И-ИЛИ, сумматор, четыре триггера, три элемента И и элемент ИЛИ; (п+2) строки: элемент 2И-ИЛИ, три триггера, два элемента И и элемент ИЛИ.

На фиг. 1 и 2 представлена схема устройства; на фиг. 3 - вычислительный блок из которого формируются первые п строк матрицы; на фиг. 4 - то же, первый столбец; на фиг. 5 - то же, второй столбец; на фиг. 6 - то же, с п+2 по n+log2n+3; на фиг. 7 и 8 - то же, п+1 и п+2 строк соответственно; на фиг. 9 - известное устройство. Устройство содержит матрицу 1 вычислительных блоков с п информационными входами 3.i и п входами 4.i тактирования () и одним информационным выходом 5, которая состоит из п+2 строк, причем первые п строк содержат n+log2n+3 вычислительных блока, п+1 строка состоит из n+log2n+2 вычислительных блока, п+2 строка состоит из п+1 вычислительного блока и блока 2 управления с входом 6. Матрица 1 вычислительных блоков предназначена для формирования сумм произведений мантисс чисел, представленных в форме с плавающей запятой, поступающих на информационные входы 3,i, причем число входов определяется количеством пар сомножителей. Результат операции считывается с информационного выхода 5. Первые входы 99, 123 и 129 данных вычислительных блоков каждой строки соединены с соответствующим информационным входом Зл устройства, вход 104 второго переноса соединен с выходом 108, 134 второго переноса (i-1, j-1)-ro вычислительного блока, где i 2-n+1, j 3-n+log2n+3, а для вычислительных блоков (п+2)-й строки вход 166 второго переноса с выходом 174 второго переноса (n+2, j)-ro вычислительного блока входы 103 и 131 первого переноса (I, -вычислительного блока соединены с выходом 106 первого переноса (i-1, j+1)-ro вычислительного блока (i 2-n+1, j 2-n+1), вход 157 первого переноса (n+2, j)-ro вычислительного блока соединен с выходом 106 первого переноса (n+1, j-1)-ro вычислительного блока G 2+log2n-n+log2n+3), первые информационные входы 113 и 139 (i, j)-ro вычислительного блока соединены с первым управляющим выходом 127 (i, 1)-го вычислительного блока (, j 2-n+1); первый информационный вход 158(n+1,j)-ro вычислительного блока соединен с выходом 163 первого переноса (n+1, j+1)-ro вычислительного блока (j 2-n+log2n+3), второй информационный вход 159 (n+1, j)-ro вычислительного блока соединен с выходом 165 второго переноса (n+1, j-1)-ro вычислительного блока, вторые управляющие входы 160 и 170 (n+1, j; n+2, j)-ro вычислительного блока соединены с (п+4)-с выходом блока 2 управления ( n+log2n+3), вход 171 разрешения записи (n+2, j)-ro вычислительного блока соединен с (п+2)-м выходом блока 2 управления 0 2+ од2П-п+1од2П+3), первые управляющие входы 112,125 и 138(i,j)-ro вычислительного блока соединен с i-м выходом блока 2 управления (, j 1-n+1) и входом разрешения записи 124 (i-1, j)-ro вычислительного блока, входы 115 и 141 управления передачей суммы (i, j)-ro вычислительного блока соединены с i+2 выходом блока 2 управления (i 1-n+1, j 2-n+log2n+3), входы 118, 126, 147,

152, 162 и 172 синхронизации (i,j)-ro вычислительного блока соединены с входом СИ блока 2 управления (i 1-n+2, j 1-n+log2n+3), входы 114, 140, 150 и 151 формирования дополнительного кода (i, j)-ro вычислительного блока соединены с вторым управляющим выходом 128 (i, 1)-го вычислительного блока (, j 2-n+log2n+3), выход 173 суммы (п+2, )-го вычислительного блока соединен с выходом 5 матрицы вычислительных блоков, второй вход 100 данных (I, j)-ro вычислительного блока соединен с первыми выходами 109 и 136 данных (i, j-1)-ro вычислительного блока (, j 3-n+1) четвертый вход 102 данных (i,j)-ro вычислительного блока соединен с третьими выходами 111 и 137 данных (i, j-1)-ro вычислительного блока (,j 3-n+1), третьи входы 101 и 130 данных (i, j),ro вычислительного блока соединены с вторым выходом 110 данных (i, j+1)-ro вычислительного блока (, п+1), входы 116 и 142 управления передачей данных (i, j)-ro вычислительного блока соединен с выходом 119 управления передачей данных (i, j+1)-ro вычислительного блока (, j 2-n+1), вход 117 сдвига (i, j)-ro вычислительного блока соединен с выходом 120 и 144 сдвига (i, j+1) вычислительного блока (,), входы 121 и 145 установки (i, j)-ro вычислительного блока соединены с i+1 выходом блока 2 управления (, ) входы 122 и 146 тактирования вычислительных блоков i-й строки соединены с 4.I входом матрицы 1 вычислительных блоков ).

Вычислительный блок, из которого формируются первые п строк матрицы 1, начиная с третьего по и+1 столбец, содержит одиннадцать элементов И 13, 17, 18, 19, 20, 25,26, 29,30, 32 и 38, четыре элемента ИЛИ 15, 24, 34 и 35, шесть элементов 2И-ИЛИ, 7, 14, 16, 22, 23 и 31, один сумматор 8, десять триггеров 9,10, 11, 12, 21, 27, 28, 33, 36 и 37, причем первый вход первого элемента 2И- ИЛИ 7 соединен с входом 104 второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ 7 - с входом 103 первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ 7 - с первым входом сумматора 8, первый вход первого элемента ИЛИ 15 - с входом 105 суммы вычислительного блока, второй вход первого элемента ИЛИ 15 - с выходом второго элемента 2И-ИЛИ 14, второй и третий входы которого соединены с прямым и инверсным выходом первого элемента И 13, первый и четвертый входы второго элемента 2И-ИЛИ 14 - с входом 114 формирования дополнительного кода вычислительного блока, выход первого элемента ИЛИ 15 - с

вторым входом сумматора 8, третий вход сумматора 8 - с выходом третьего элемента И 18, первый выход сумматора 8 - с информационными входами первого и второго триггеров 9 и 10, второй выход сумматора 8

-с информационными входами третьего и четвертого триггеров 11 и 12, выход первого триггера 9 -с выходом 104 первого переноса вычислительного блока, выход второго триг0 гера 10 - с выходом 108 второго переноса вычислительного блока, выходы третьего и четвертого триггеров 11 и 12 - с первым и четвертым входом третьего элемента 2И- ИЛИ, выход третьего элемента 2И-ИЛИ 16

5 - с первыми входами второго и третьего элементов И 17 и 18, вторые входы которых соединены с входом 115 управления передачей суммы вычислительного блока, выход второго элемента И 17 - с выходом 107 сум0 мы вычислительного блока, первый входы четвертой и пятой схемы И 19 и 20 - с первым информационным входом 112 вычислительного блока, выход четвертого элемента И 19 - с информационным входом пятого

5 триггера 21 и первым входом пятого элемента 2И-ИЛИ 23, выход пятого элемента И 20

-с четвертым входом четвертого элемента 2И-ИЛИ 22, выход пятого триггера 21 - с первым входом четвертого элемента 2И0 ИЛИ 22, выход которого соединен с четвертым входом пятого элемента 2И-ИЛИ 23, выход которой соединен с первым входом первого элемента И 13, первый вход второго элемента ИЛИ 24 соединен с вторым входом

5 100 данных, а второй вход второго элемента ИЛИ 24 - с третьим входом 101 данных вычислительного блока, выход второго элемента ИЛИ 24 соединен с первым входом шестого элемента И 25, выход которого со0 единен с информационным входом шестого триггера 26, первый вход седьмого элемента И 26 - с четвертым входом 102 данных вычислительного блока, выход седьмого элемента И 26 - с информационным входом

5 седьмого триггера 28, выход которого соединен с четвертым входом шестого элемента 2И-ИЛИ 31 и третьим выходом 111 данных вычислительного блока, выход шестого триггера 27 - с первыми входами вось0 мого и десятого элементов И 29 и 30 и первым входом шестого элемента 2И-ИЛИ 31, выход восьмого элемента И 29 - с первым входом элемента ИЛИ 34, выход девятого элемента И 30 - с первым выходом 109

5 данных вычислительного блока, выход шестого элемента 2И-ИЛ И 31 -с вторым входом первого элемента И 13, вход 116 управления передачей данных вычислительного блока - с вторым и третьим входом четвертого элемента 2И-ИЛИ 22, вторыми входами восьмого и девятого элементов И 29 и 30, первым входом четвертого элемента ИЛИ 35, первый вход данных 99 вычислительного блока соединен с первым входом десятого элемента И 32, выход которого соединен с третьим входом второго элемента ИЛИ 24 и информационным входом девятого триггера 33, выход девятого триггера 33 - с вторым входом третьего элемента ИЛИ 34, выход которого соединен с вторым выходом 110 данных вычислительного блока, вход 121 установки которого соединен с входом установки восьмого триггера 36, вход 117 сдвига вычислительного блока - с информационным входом восьмого триггера 36; вход 122 тактирования вычислительного блока - с входом синхронизации восьмого триггера 36, выход восьмого триггера 36 - с информационным входом десятого триггера 37 и выходом 120 сдвига вычислительного блока, выход десятого триггера 37 - с вторым входом одиннадцатого элемента И 38, выход которого соединен с вторыми входами десятого элемента И 32 и четвертого элемента ИЛИ 35, выход которого соединен с выходом 117 управления передачей данных вычислительного блока, первый управляющий вход 110 которого соединен с вторыми входами шестого и седьмого элементов И 25 и 26, первым входом одиннадцатого элемента И 38 и входом синхронизации десятого триггера 37, вход 118 синхронизации вычислительного блока соединен с вторыми и третьими входами первого, третьего, пятого, шестого элементов 2И-ИЛИ 7,16,23 и 31, вторыми входами четвертого и пятого элементов И 19 и 20, входами синхронизации первого, второго, третьего, четвертого, шестого, седьмого и девятого триггеров 9, 10, 11, 12, 27, 28 и 33.

Вычислительный блок, из которого формируется первый столбец матрицы 1 вычислительных блоков, содержит три элемента И 39,43 и 48, пять триггеров 40,41, 44, 46 и 47, один полусумматор 45 и один элемент 2И- ИЛИ 42. С помощью этих вычислительных блоков вырабатывается управляющая переменная для формирования частичных произведений, а также знак результата операции умножения чисел и формирования управляющего сигнала для формирования дополнительного кода частичных произведений. Первые входы первого и второго элементов И 39 и 43 соединены с входом 123 данных вычислительного блока, вторые входы первого и второго элементов И 39 и 43 - с первым управляющим входом 125 вычислительного блока, выход первого элемента И 39 - с информационными входами первого и второго триггеров 40 и 41,

выход первого триггера 40 - с первым входом, а выход второго триггера 41 - с четвертым входом элемента 2И-ИЛИ 42, выход которого соединен с первым управляющим

выходом 127 вычислительного блока, выход второго элемента И 43 - с информационным входом третьего триггера 44 и вторым входом полусумматора 45, выход третьего триггера 44 - с первым входом полусумматора

45, выход которого соединен с информационным входом четвертого триггера 46, выход которого - с информационным входом пятого триггера 47, выход которого - с вторым входом третьего элемента И 48, выход

которого - с вторым управляющим выходом 128 вычислительного блока, вход 124 разрешения записи которого соединен с входом синхронизации пятого триггера 47 и первым входом третьего элемента И 48, вход 126

синхронизации вычислительного блока - с

входами синхронизации первого, третьего,

четвертого триггеров 41, 44 и 46 и вторым и

третьим входами элемента 2И-ИЛИ 42,

Вычислительный блок, из которого фррмируется второй столбец матрицы вычислительных блоков, содержит девять элементов И 53, 56, 57, 58, 59, 64, 67, 58 и 73, восемь триггеров 51, 52, 60,65, 66, 69 71 и 72, один сумматор 50, четыре элемента 2И-ИЛИ 49,

54, 61 и 62, три элемента ИЛИ 55, 63 и 70. В этом вычислительном блоке, в отличие от вычислительного блока, формирующего п строк матрицы, начиная с третьего столбца, с помощью элементов И 67 и 68, триггера 69

производится временное преобразование разрядов сомножителя, поступающих с соседнего справа вычислительного блока по л.

Эти разряды сомножителя возвращаются в соседний справа вычислительный блок по синхросигналу г2. Элементы вычислительного блока соединены следующим образом: первый вход первого элемента 2И-ИЛИ соединен с входом 132 второго переноса вычислительного блока, .четвертый вход первого элемента 2И-ИЛИ 49 - с входом 131 первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ 49 . - с первым входом сумматора 50, первый

вход первого элемента ИЛИ 55 - с входом 133 суммы вычислительного блока, второй вход первого элемента ИЛИ 55 - с выходом второго элемента 2И-ИЛИ 54, выход первого элемента ИЛИ 55 - с вторым входом сумматора 50, первый и четвертый входы второго элемента 2И-ИЛИ 54 - с входом 140 формирования дополнительного кода вычислительного блока, второй и третий входы второго элемента 2И-ИЛИ 54 - с первым и

вторым выходами первого элемента И 53, первый вход которого соединен с выходом четвертого элемента 2И-ИЛИ 62, второй вход первого элемента И 53 - с выходом четвертого триггера 65, первый выход сумматора 50 - с информационным входом первого триггера 51, второй выход сумматора 50 - с информационным входом второго триггера 52, выход первого триггера 51 - с выходом 134 первого переноса вычислительного блока, выход второго триггера 52 - с первыми входами второго и третьего элементов И 56 и 57; вторые входы которых соединены с входом 141 управления передачей суммы вычислительного блока, выход второго элемента И 56 - с выходом 135 суммы вычислительного блока, выход третьего элемента И 57 - с третьим входом сумматора 50, первые входы четвертого и пятого элементов И 58 и 59 - с первым информационным входом 139 вычислительного блока, выход четвертого элемента И 58 - с входом третьего триггера 60 и первым входом четвертого элемента 2И-ИЛИ 62, выход триггера 60 - с первым входом третьего элемента 2И-ИЛИ 61, выход пятого элемента И 59 - с четвертым входом третьего элемента 2И- ИЛИ 61, выход которого соединен с четвертым входом четвертого элемента 2И-ИЛИ 62, первый вход шестого элемента И 64 - с первым управляющим входом 138 вычислительного блока, первый вход второго элемента ИЛИ 63 - с третьим входом 130 данных вычислительного блока, второй вход второго элемента ИЛИ 63 - с выходом девятого элемента И 73, выход второго элемента ИЛИ 63 - с вторым входом элемента И 64, выход которого соединен с первым входом четвертого триггера 65 и вторым входом пятого триггера 66, выход четвертого триггера 65 - с первыми входами седьмого и восьмого элементов И 67 и 68, выход седьмого элемента И 67 - с первым входом 136 данных вычислительного блока, выход восьмого элемента И 68 - с входом шестого триггера 69, первый вход третьего элемента ИЛИ 70 - с выходом шестого триггера 69, второй вход - с выходом пятого триггера 66, выход третьего элемента ИЛИ 70 - с третьим выходом 132 данных вычислительного блока, первый вход девятого элемента И 73

-с первым входом 129 данных вычислительного блока, второй вход девятого элемента И 73 - с выходом восьмого триггера 72, первый вход седьмого триггера 71 соединен с входом 146 тактирования вычислительного блока, второй вход седьмого триггера 71

-с входом 143 сдвига вычислительного блока, третий вход седьмого триггера 71 соединен с входом 145 установки

вычислительного блока, выход седьмого триггера 71 - с вторым входом восьмого триггера 72 и выходом 121 сдвига вычислительного блока, первый вход восьмого триггера 72 - с первым управляющим входом 132 вычислительного блока, вход 142 управления передачей данных вычислительного блока - с вторыми входами седьмого и восьмого элементов И 67 и 68 и вторым и третьим

0 входами третьего элемента 2 И-И Л И 61, вход 143 синхронизации вычислительного блока - с вторым входом четвертого триггера 65, первым входом пятого триггера 66, вторыми входами четвертого и пятого элементов И 58

5 и 59, вторыми и третьими входами первого и четвертого элементов 2И-ИЛИ 49 и 62, вторыми входами первого и второго триггеров 51 и 52.

Вычислительные блоки столбцов матри0 цы 1, начиная с п+2 и no n+logan+S (фиг. 5), аналогичны вычислительным блокам п+1 и п+2 столбцам известного и содержат сумматор 75, два триггера 76 и 77, элемент ИЛИ 74, два элемента И 78 и 79.

5Вычислительные блоки п+1 и п+2 строк

содержат, соответственно, для п+1 строки: три элемента 2И-ИЛИ 80, 81 и 89, сумматор 83, четыре триггера 84-87, элемент ИЛИ 88, три элемента И 82, 90 и 91; для п+2 строки:

0 элемент 2И-ИЛИ 92, сумматор 94, триггеры 95, 98 и 99, элемент ИЛИ 96, два элемента И 93 и 97. Входы вычислительных блоков матрицы по своему функциональному назначению разделены на типы, а именно:

5 первые входы 99, 123 и 129 данных; входы 103, 131, 157 и 167 первого переноса; 104,

132,148, 155 и 166 второго переноса; 105,

133,149, 156 и 167 суммы; второй и четвертый входы 100 и 102 данных; третьи входы

0 101 и 130 данных; первые информационные входы 113, 139, 158 и 16.9; второй информационный вход 159; первые управляющие входы 112, 125 и 138; вторые управляющие входы 160 и 170; входы 124 и 171 разреше5 ния записи; входы 115,141 и 161 управления передачей суммы; входы 114,140 и 150 формирования дополнительного кода; входы 117 и 143 сдвига; входы 121 и 145 установки, входы 116,142 управления передачей дан0 ных; входы 122 и 146 тактирования; входы

118,126,147,152,162 и 172 синхронизации.

Выходы вычислительных элементов:

106 и 163 первого переноса; 108, 134, 154,

165 и 174 второго переноса; 107, 135, 153,

5 164 и 173 суммы; первые выходы 109 и 136 данных; второй выход 110 данных; третьи выходы 111 и 137 данных; 119 управления передачей данных; 120 и 144 сдвига; первый управляющий 127; второй управляющий 128.

По первым входам 118, 129 и 123 данных на каждом такте работы устройства в вычислительные блоки первых п строк в те из них, в которых в триггере 37 и 72 записана единица, производится запись очередных разрядов сомножителей.

Входы 103, 131 и 157 первого переноса (i.j)- вычислительных блоков в(п+1)строках матрицы предназначены для приема переноса возникающего на выходе первого переноса (i-1 j-1)-ro вычислительного блока при сложении младших разрядов данных при действии синхроимпульса г ч. В (п+2) строке по этому входу осуществляется прием разрядов переноса из(п+1) строки при наличии управляющего сигнала на входе 170.

Входы 104,132,148 и 155 второго переноса (I, j)-ro вычислительного блока в (п+1) строках матрицы предназначены для приема переноса при сложении старших разрядов данных с выхода второго переноса в (i-1 . j-1) вычислительном блоке при действии синхроимпульса Тг. В (п+2) строке на этот вход 166 поступает перенос с выхода второго переноса своего же вычислительного блока.

Входы 105, 133, 149 и 156 суммы (i,j)-ro вычислительного блока в (п+1) строках матрицы предназначены для приема разряда суммы, возникающего на выходе сумм (i-1 j)- го вычислительного блока при наличии управляющего сигнала на входах 115, 141 и 161 управления передачей суммы. В (п+2) строке на вход 167 поступает сигнал с соседнего справа вычислительного блока.

Второй 100, третий 101 и 130 входы данных вычислительных блоков первых п строк предназначены для приема разрядов данных поступающих в вычислительный блок по синхросигналу т 1, причем второй вход 100 - для приема от соседнего слева, третий 101, 130 входы - от соседнего справа. Четвертый вход 102 предназначен для приема данных по синхросигналу т 2 от соседнего слева. Первые информационные входы 113 и 139(i,j)-ro вычислительного блока, где n, предназначены для приема сигнала с первого управляющего выхода 127 (i,1)-ro вычислительного блока и формирования соответствующего разряда частичного произведения. В (п+1) строке матрицы на этот вход 158 поступает сигнал переноса с сосед- него справа вычислительного блока, в (п+2) строке на этот вход 169 поступает значение суммы с (п+1) строки матрицы при наличии управляющего сигнала на входе 170.

Второй информационный вход 159 вычислительных блоков (п+1) строки матрицы предназначен для приема сигнала переноса

с выхода 165 второго переноса соседнего слева вычислительного блока. Первые управляющие входы 112, 125 и 178 в вычислительных блоках первых п строках при

наличии сигнала запрещают передачу информации между вычислительными блоками и фактически устанавливают в исходное состояние триггера, в которые поступают разряды данных. На вторые управляющие

входы 160 и 170 вычислительных блоков(п+1) и (п+2) строках поступает сигнал с выходов блока управления. При поступлении сигнала на вход 160 в вычислительных блоках (п+1)-й строки запрещается прием информации по

.158 и 159 входам; в вычислительных блоках (п+2)-й строки происходит запрещение приема информации по 166 и 167 входам и разрешение приема информации по 168 и 169 входам.

Входы 124 и 171 разрешения записи разрешают запись информации в триггер 47 для вычислительных блоков первого столбца или в триггер 95 для вычислительных блоков (п+2) строки. Входы 115, 141 и 161

управления передачей суммы предназначены для разрешения передачи значения разрядов суммы в верхний соседний вычислительный блок.

При наличии сигнала на входе 114, 140

и 150 формирования дополнительного кода производится преобразование прямого кода разрядов частичного произведения в дополнительный код. По входу 143 сдвига происходит передача управляющей информации между вычислительными блоками, с помощью которой происходит открытие входа 99 того или иного вычислительного блока в строке для приема обрабатываемой информации. С помощью входов 121 и 145

установки производится установка в исходное состояние триггера 36 вычислительных блоков.

По входам 116 и 142 управления передачей данных поступает управляющий сигнал разрешения передачи данных в соседний справа или в соседний слева вычислительный блок. По входам 122 и 146 тактирования осуществляется подача определенного количества тактирующих сигналов для установки соответствующего состояния триггеров 36.

На первом управляющем выходе 127

формируется управляющий сигнал, значение которого соответствует значению управляющей переменной для формирования разрядов частичного произведения. На втором управляющем выходе 128 формируется управляющий сигнал, значение которого соответствует значению знака произведения,

Работа вычислительных блоков матрицы 1 устройства синхронизируется импульсами, вырабатываемыми блоком управления и поступающими на входы управления вычислительных блоков. В каждом вычислительном блоке производится в каждом такте работы формирование разрядов частичного произведения и суммирования его с ранее полученным результатом. Такт работы устройства состоит из синхроимпульсов п, Г2 . Сумматор вычислительного блока производит сложение как по т 1, так и по т 2.

Рассмотрим работу вычислительного блока, составляющего первый столбец матрицы. По входу 123 данных при действии управляющего сигнала на входе 125 по синхросигналу т 1 разряд данных записывается в триггер 44, затем при действии синхросигнала т2 происходит суммирование содержимого триггера 44 с поступившим разрядом данных полусумматором 45 и запись результата в триггер 46. В дальнейшем на вход 124 поступает управляющий сигнал, по которому содержимое триггера 46 переписывается в триггер 47, При снятии управляющего сигнала с входа 124, содержимое триггера 47 поступает на второй управляющий выход 128 вычислительного блока. Этот сигнал соответствует знаку результата умножения двух чисел, поступающих в строку матрицы. При снятии управляющего сигнала с входа 125 разряды данных поступают в триггер 40 при действии синхросигнала т 1 и в триггер 41 при действии синхросигнала т . Сигнал на выходе триггера 40 через элемент 2И-ИЛИ 42 поступает на первый управляющий выход 127черезЗт 1, ас выхода триггера 41 -через т2. Этот сигнал соответствует управляющей переменной, с помощью которой в вычислительных блоках строки формируются разряды частичного произведения.

Рассмотрим работу вычислительных блоков, формирующих первые п строк, начиная с третьего столбца матрицы вычислительных блоков. Разряды входных данных с входа 3 поступают в вычислительный блок по первому входу данных 99 при единичном состоянии триггера 37. Состояние триггера 37 вычислительных блоков определяется состоянием триггера 36 и зависит от числа разрядов, на которые необходимо осуществить сдвиг данных в строке матрицы. С выхода элемента И 32 информация по синхросигналу т 2 поступает на вход триггера 33 и далее с задержкой на полтакта на второй выход данных 110 вычислительного блока. Кроме того, с выхода элемента И 32 она поступает на элемент ИЛИ 24 и по синхросигналу т 1 записывается в триггер 27. В триггер 28 информация записывается с четвертого входа данных 102 по синхросигналу т 2.

С выхода триггера 27 информация в зависимости от значения сигнала на входе 116 управления передачей данных поступает на первый выход 109 данных или на второй выход 110 данных. Кроме того, через элемент 2И-ИЛИ 31 информация с выхода триггера 27 поступает по синхросигналу т 1 на вход элемента И 13, С выхода триггера 28 информация по синхросигналу т2 поступает на третий выход данных 111 вычислительного блока и через элемент 2И-ИЛИ 31 на вход элемента И 13. В триггер 27 информация может записываться также с второго 100, либо третьего 101 входа данных. Одновременное появление данных со всех трех возможных направлений записи информации в триггер 27 исключается. На первый информационный вход 113 поступает значение управляющей переменной, для формирования разряда частичного произведения в данном

вычислительном блоке. Временное согласование значений управляющей переменной с соответствующими значениями данных производится с помощью триггера 21, элемента 2И-ИЛИ 22 и значения сигнала на

входе 116 управления передачей данных. Окончательное значение управляющей переменной поступает на первый вход элемента И 13, с помощью которого и формируется значение разряда частичного

произведения. В зависимости от сигнала на входе 114 формирования дополнительного кода информация считывается с прямого или с инверсного выхода элемента И 13 и далее поступает на второй вход сумматора

8. На первый вход сумматора 8 по синхросигналу т 1 поступает сигнал с входа 103 первого переноса, а по синхросигналу Г2 - с входа 104 второго переноса.

На третий вход сумматора поступает ин.формация с выходов триггеров 11 по синхросигналу г,и 12 по синхросигналу zr 2. По синхросигналу л полученные сумма и перенос с выходов сумматора 8 записываются в триггеры 11 и 9, а по синхросигналу п в

триггеры 12 и 10 соответственно. На второй вход сумматора 8 может подаваться также сигнал с входа 105 суммы вычислительного блока. Однако одновременное поступление информации с выхода элемента И 13 и входа

Ю5 суммы исключается. Информация с выхода триггера 9 поступает на выход 106 первого переноса, а с выхода триггера 10 - на выход 108 второго переноса, В зависимости от значения сигнала на входе 115 управления передачей суммы информация с триггеров 11 и 12 поступает на вход сумматора 8 или на выход 107 суммы.

Вычислительные блоки (п+1) строки матрицы суммируют сигналы, поступающие с входов 155 и 157 первого и второго переноса и информационных входов 158 и 159 со значением суммы предыдущего такта. Вычислительные блоки (п+2) строки работают по синхросигналу гг. причем в зависимости от управляющего сигнала на втором управляющем входе 160 сумматор 94 суммирует данные поступающие с входа 158 первого переноса, первого информационного входа 159 и выхода триггера 95 или с входа 165 второго переноса и входа 167 суммы вычислительного блока. Результат записывается в триггеры 98 и 99.

В матрице вычислительных блоков первые п строк формируют п умножителей мантисс чисел произвольного знака. Сдвиг разрядов мантисс чисел в каждой строке матрицы вычислительных блоков для выравнивания весов разрядов чисел осуществляется за счет создания управляемого входа в вычислительных блоках. Сомножители поступают в соответствии с управляющей информацией, записанной в триггерах 37, которые в случае единичного состояния открывают первый вход данных 99 соответствующего вычислительного блока.

Сомножители поступают в умножители с информационных входов 3.I разряд за разрядом в каждом такте работы устройства. Под тактом понимается сдвиг числа на один разряд. Количество пар сомножителей определяется числом информационных входов в матрицу вычислительных блоков.

Структура умножителя реализует алгоритм умножения согласно таблице, которая приводится для случая п разрядных сомножителей , 32, ..., ап и , 02bn.

Суммирование строк приведенной таблицы позволяет получить результат умножения чисел А и В. Управляющими переменными, формирующими разряды частичного произведения для левой половины таблицы, является последовательность значений разрядов сомножителя В, начиная с младшего разряда Вп для верхней строки и кончая разрядом Bi для нижней строки. Для правой половины таблицы управляющими переменными являются значения разрядов сомножителя А - от старшего разряда ai до младшего ап.

В (п+1) строке матрицы вычислительных блоков производится суммирование данных, которые поступают на каждом такте работы устройства из п строки матрицы. Последняя (п+2)-я строка преобразует двухрядный код поступающий из (п+1) строки в окончательный результат, представляющий собой сумму парных произведений сомножителей.

Работа матрицы вычислительных блоков состоит в следующем.

В начале работы устройства триггеры 36 и 71 вычислительных блоков устанавливаются в исходное состояние с помощью сигнала .поступающего по входам 121 и 145 установки вычислительного блока с (i+1)-ro выхода блока управления, т.е. во всех триггерах устанавливается 0, а в первом триггере 71 строки - 1. Далее осуществляется

сдвиг единицы из триггера 71 первого столбца в следующие столбцы матрицы на число разрядов, определяемых количеством синхроимпульсов, поступающих в каждую строку матрицы по входам 146 тактирования в

вычислительные блоки. При Поступлении сигнала на первые управляющие входы 125 и 138 происходит обнуление триггеров 27, 65, 28 и 66 вычислительных блоков и перезапись содержимого триггеров 36 в триггеры 37 вычислительных блоков. В вычислительные блоки первой строки в этот момент по входу данных 123 происходит запись знаков мантисс чисел, которые суммируются полусумматором 45, и результат

записывается в триггер 46. Результат соответствует знаку произведения, который в дальнейшем используется для преобразования прямого кода.частичного произведения в дополнительный в последующих

тактах. В дальнейшем по входу 123 в вычислительные блоки первого столбца поступают разряды сомножителей для формирования управляющих переменных на первом управляющем выходе 127.

В вычислительные блоки каждой строки входная информация, соответствующая разрядам сомножителей, поступает через первые входы данных 99 и 129 в те блоки, в триггерах 37 и 72 которых установлена единица. Разряды одного сомножителя поступают в вычислительные блоки по синхросигналам т i, второго сомножителя

ПО Т2.

В схеме матрицы вычислительных бло- ков принято, что младшие разряды сомножителей и частичного произведения обрабатываются по синхросигналу т, старшие разряды сомножителей и частичного произведения обрабатываются по Т2. Если разряды сомножителей поступают во второй вычислительный блок в строке, тогда один сомножитель записывается в триггеры 65, второй - в триггеры 66. Если же для выравнивания весов разрядов сомножителей осуществляется сдвиг в сторону п+1 столбца матрицы,то поступающие в какой- либо столбец разряды как одного так и другого сомножителя должны первоначально записываться в триггеры 27, причем разря- ды сомножителя поступающие по т 1 через первый выход 109 данных сдвигаются вправо, а разряды сомножителя, поступающие по т2, задерживаются на полутакт (т а) и записываются в соседний слева вычисли- тельный блок. В дальнейшем эти разряды через второй выход 110 данных поступают на третий вход 101 данных соседнего слева вычислительного блока. Задержка на полутакт в вычислительном блоке, т.е. переход от синхросигнала Г2 к подаче информации nor 1 осуществляется с пбмощью триггера 33. Для осуществления передачи данных справа налево производится коммутация выходов триггера 27. При наличии единицы на входе 116 управления передачей данных выход триггера 27 соединяется с вторым выходом 110 данных, а передача информации происходит в соседний слева вычислительный блок. При отсутствии единицы выход триггера 27 соединяется с первым выходом 109 данных, и передача информации происходит в соседний справа вычислительный блок.

Первые п строк матрицы вычислитель- ных блоков, формирующих п умножителей, работают совершенно одинаково, поэтому достаточно рассмотреть как происходит умножение мантисс чисел на примере любой из п строк, допустим I строки, где 1 К п . В I строке происходит умножение двух п разрядных мантисс чисел, причем необходимо выполнить сдвиг результата на К разрядов. Перед тем как разряды данных поступают в вычислительные блоки строки, происходит установка в исходное состояние триггеров 36 и 71 вычислительных блоков строки (первый триггер 71 строки устанавливается в 1, остальные в 0). Затем, так как необходимо осуществить сдвиг разрядов произведения на К разрядов, на вход тактирования подается К синхроимпульсов, и единица 71 второго вычислительного блока передвигается в триггер 36 (К+1)-го вычислительного блока.

В 1-ом такте происходит перезапись содержимого триггеров 36 в триггеры 37, а в первый вычислительный блок по входу 123 данных поступают знаки мантисс чисел. В (1+1)-м такте старший разряд одного сомно- жителя и младший разряд второго сомножителя поступают в триггеры 40 и 41 первого вычислительного блока. Из всех остальных вычислительных блоков лишь первый вход 99 данных (1.К+1)-го вычислительного блока

открыт для приема данных. По этому входу и поступят в (I.K+1) блок разряды сомножителей. По ri производится запись младшего разряда в триггер 27. Разряд данных, поступивший по Г2, пройдя триггер 33, поступит на второй выход 110 уже по синхросигналу

п.

Единичное значение триггера 37 (I.K+1)- го вычислительного блока поступит через элемент ИЛИ 35 на выход 119 управления передачей данных и далее распространится влево через вычислительные блоки строки до второго вычислительного блока. С помощью этого сигнала в этих вычислительных блоках выход триггера 27 будет подключен к второму выходу 110 данных, с помощью которого осуществляется передача данных справа налево по синхросигналу

Т1. В (1+1)-м такте в первом вычислительном блоке I строки формируется знак произведения чисел и записывается в триггер 47. В (+2)-м такте через первый выход 109 данных значение младшего разряда одного сомножителя поступит на второй вход 100 данных (.К+2)-го вычислительного блока и запишется в триггер 27. Кроме того, значение этого разряда поступит на вход элемента И 13 для формирования первого частичного произведения.

На второй вход элемента И 13 поступит значение управляющей переменной с выхода элемента 2И-ИЛИ 23. С выхода триггера 33 значение старшего разряда второго сомножителя поступит на второй выход 110 данных и через третий вход 101 данных (I.K)- го вычислительного блока запишется в его триггер 27. По первому входу данных в (.К+1) вычислительный блок поступает следующая пара разрядов сомножителей, В (I+2) такте на втором управляющем выходе 128 первого вычислительного блока строки будет сформирован сигнал соответствующий знаку произведения чисел, который поступает на входы 114 формирования дополнительного кода всех вычислительных блоков строки. Этот сигнал действует постоянно до окончания процесса умножения. На первом управляющем выходе 127 первого вычислительного блока будет сформирован управляющий сигнал для формирования первого частичного произведения, который для младших разрядов формируется из текущего старшего разряда одного из сомножителей, а для старших разрядов - текущего младшего разряда второго сомножителя. Этот сигнал в каждом такте работы устройства подается на первые информационные входы 113 всех вычислительных блоков строки.

В вычислительных блоках строки этот управляющий сигнал, в зависимости от значения сигнала на входе 116 управления передачейданныхсформируетсоответствующее управляющее воздействие для данного вычислительного блока. ак, для всех вычислительных блоков строки, расположенных слева от (I.K+1) элемена, управляющий сигнал зависит лишь от значения младшего разряда одного из сомножителей, так как в этих блоках будут записаны разряды второго сомножителя как по г 1, так и по Т2. В вычислительных блоках справа от (I.K+1) вычислительного блока будут записаны разряды одного из сомножителей, начиная с младших поГ 1 и второго сомножителя, начиная со старших по Т2. Формирование соответствующего управляющего воздействия происходит с помощью триггера 21 и элементов 2И-ИЛИ 22 и 23. В следующем I+3 такте в первый и I.K+1 вычислительные блоки записывается очередная пара разрядов сомножителей, С первого выхода 109 данных произойдет сдвиг разряда одного сомножителя в соседний справа вычислительный блок, с второго выхода 110данных произойдет сдвиг разряда второго сомножителя в соседний слева вычислительный блок.

Сформированное с помощью элемента И 13 частичное произведение в зависимости от сигнала на входе 114 формирования дополнительного кода снимается с прямого или с инверсного выхода элемента И 13 и поступает на второй вход сумматора 8, на первый вход которого поступает информация с входов 103 и 104 первого и второго переноса.

На третий вход сумматора 8 поступает содержимое триггеров 11 и 12, разделенное по времени синхросигналом т i и та, соответствующее сумме от предыдущего сумми- рования. Сдвиг разрядов одного из сомножителей по т 1 может распро- страниться до второго вычислительного блока в строке. Если в каком-либо такте старший разряд достиг второго вычислит цельного блока, то в следующем такте он должен быть сдвинут уже в соседний справа вычислительный блок по синхросигналу та. В этом случае сдвиг содержимого триггера 65 I.2 вычислительного блока в триггер 281.3 вычислительного блока производится через элемент И 68, при наличии сигнала на входе 142 управления передачей данных, триггера 69, осуществляющим задержку на полутакт, и элемент ИЛИ 70.

Информация в триггер 28 I.3 вычислительного блока записывается по TZ во всех последующих тактах. Разряды сомножителя, поступившие в 1.2 вычислительный блок по г 1 из соседнего справа вычислительного блока, возвращаются в него уже по Г2 и записываются в триггер 28. В тех случаях,

когда разряды сомножителей поступают в I строку через I.2 вычислительный блок, т.е. не производится сдвиг данных этой строки относительно других, тогда один из сомножителей, поступающий с младших разрядов, передается между вычислительными блоками с помощью триггеров 27 по т 1, второй сомножитель, поступающий со старших разрядов, передается между вычислительными блоками с помощью триггеров 28

по т2Таким образом, на каждом такте работы в вычислительных блоках происходит следующее: в первый и I.K+1 вычислительные блоки поступают очередные аи и bn-i+1 разряды

сомножителей, где i - номер такта, причем разряды сомножителя В поступают по т т, начиная с младших, а разряды сомножителя А - по Г2, начиная со старших. В первом вычислительном блоке строки формируется

управляющий сигнал для формирования частичного произведения, который при т 1 соответствует значению разряда as-2, а при Т2 - ЬпЧ+2 разряду.

Поступившие в I.K+1 вычислительный

блок по т 1 значения разряда в bn-i+1 записываются в триггер 27 этого блока, а значение разряда аи через триггер 33 поступает на второй выход 110 данных. По синхросигналам TI и Z2 содержимое триггеров 27 и 28

поступает на элемент 13 и, взаимодействуя с управляющим сигналом, формирует разряд частичного произведения, который суммируется с значением суммы предыдущего такта, поступающего из триггеров 11 и 12, и

информацией, поступающей с входов 113 и 114 первого и второго переносов. Кроме того, информация из триггеров 27 и 28 поступает в I.K+1 вычислительном блоке на первый и третий выходы 109 и 111 данных

для передачи в (I.K+2) вычислительный блок. Информация с выхода триггера 33 поступает на второй выход 110 данных и по т 1 передается в триггер 271.К вычислительного блока.

в остальных блоках формирование разрядов частичного произведения и суммирования их с результатом предыдущих тактов происходит аналогично. Отличие заключается в сдвиге разрядов исходных сомножителей между вычислительными блоками. Так, для вычислительных блоков слева от (1.К+1)-го сдвиг из триггера 27 пот 1 происходит в соседний слева вычислительный блок через второй выход 110 данных, для вычислительных блоков справа от (1.К+1)-го сдвиг из триггера 27 по т происходит через первый выход 109 данных в соседний справа вычислительный блок.

Рассмотрим совместную работу строк матрицы вычислительных блоков при умножении C(Ci, CiСп) и D(di, d2, ..., dn) при

разрядности элементов вектора в п разрядов. Количество строк матрицы определяется из соотношения (п+2), где первые п строк формируют умножители элементов вектора, (п+1) строка используется при промежуточной обработке данных, а (п+2) формирует сумматор для получения окончательного результата. Перед началом работы устройства все триггера 36 вычислительных блоков установлены в исходное состояние, затем на выходы 122 и 146 тактирования каждой строки поступает столько импульсов, на сколько разрядов необходимо сдвинуть данное произведение. Сомножители Ci и di поступают в i строку со сдвигом друг относительно друга на разряд, т.е. в первом такте в первую строку поступают знаковые разряды первой пары Ci и di сомножителей, во втором такте во вторую строку поступают знаковые разряды сомножителей С2 и d2, a в первую строку младший разряд сомножителя Cin и старший разряд сомножителя di1, в третьем такте в третью строку знаковые разряды сомножителей Сз и da, а во вторую строку младший разряд Сап и старший разряд сомножителя dЈ и т. д. до п строки. Управляющие тактовые сигналы первого, второго и т.д. тактов вырабатываются с выходов блоков 2 управления.

В первом такте каждой строки с i выхода блока 2 управления поступает сигнал, благодаря которому обнуляются триггера данных 27 и 28, и содержимое триггеров 36 переписывается в триггер 27. В каждой строке будет открыт первый вход данных лишь одного вычислительного блока, номер которого соответствует числу разрядов, на которое необходимо сдвинуть произведение. Первый такт работы строки соответствует ее номеру. Поступающие последовательно друг за другом .разряды сомножителей в каждом такте переписываются в соседние вычислительные блоки в триггеры 27 и 28. Элементы И 13 в вычислительных блоках формируют разряды частичного произведения, и сумматор 8 суммирует их с результатом предыдущих действий и переносами, поступающими по входам 103 и 104 первого и второго переносов из нижней строки. Результат суммирования младт ших разрядов пог записывается в

триггер 11, а результат суммирования старших разрядов по г 2 записывается в триггер 12. Переносы записываются в триггера 9 по TI и 10 пот 2.

В следующем такте переносы поступают в соседнюю верхнюю строку. В i-такте в первых п строках происходят следующие действия: при умножении вектора мантисс

C(Ci, C2Сп) и D(di, d2dn) когда С 1 и

di сдвигаются на Ki разрядов вправо, С2 и

d2 - на К2 разрядов, Сз и из не сдвигаются,

С4 и d4 - на К4 разрядовСп и dn - на Кк

разрядов, в первую строку поступают разряд и разряд сомножителей в первый и 1.К.1 вычислительные блоки, происходит сдвиг разрядов сомножителей в соседние вычислительные блоки, в 1.1 вычислительном блоке формируется управляющая переменная, значение которой по п соответствует значению разряда, по п

соответствует значению разряда и поступает по первому информационному входу 113 в вычислительные блоки, и в зависимости от расположения вычислительного блока относительно 1.Ki формируется управляющий сигнал на первых входах элементов И 13, на вторые входы которых с выходов триггеров 27 и 26 поступают разряды сомножителей Ci и dmor 1 -d, ,...-,,

3- cin-i+3..,cin-1, сл nors-df..,

di dr1 элемент И 13 в каждом вычислительном блоке формирует соответствующие разряды частичного произведения: по г 1 в 1.2 вычислительном блоке Cin H 2di k1+1 в 1.3 вычислительном блоке Cin l+2di kH2

BLKi-l-Ci -W3

BI.Ki+l-d d 3

BI.Ki-dV W

. . .B1.Ki+i-2-dih2Cin 1,

B1.Ki+l-1-di 2Cin по Г2 - в 1.3 вычислительном блоке -Cin-i+VK1, ...,

В 1.i-Ki+1-Cin i+2di2, B1.l-Ki+2-Cin i+2di1

1 , D1.4-L.. pi1 0 ... -iM. . w. ui2, B1.i-Ki+2-Cin i+2c

Сформированные таким образом разряды частичного произведения суммируются в этом такте с суммой предыдущих тактов, записанной в триггерах 11 и 12, и переносами, поступающими из соседней нижней

строки матрицы по входам 103 и 104 первого и второго переносов. Результат суммирования в виде суммы и переносов записываются в триггеры 9 и 10 для переносов в 11 и 12 для сумм.

Во второй строке обрабатываются разряды чисел С2 и d2, при этом для этой строки номер такта будет И. В 2.1 и 2.К2 вычислительном блоке строки поступают С2П разряд и d2i2 разряд сомножителей,

происходит сдвиг разрядов сомножителей в соседние вычислительные блоки. В 2.1 вычислительном блоке формируется управляющая переменная, значение которой по т 1 соответствует значению разряда, по г 2

- значению разряда и поступает по первому информационному входу 113 в вычислительные блоки и, в зависимости от расположения вычислительного блока относительно 1.К2, формирует управляю- щий сигнал на первых входах элементов И 13. на вторые входы которых с выходов триггеров 27 и 28 поступают разряды сомножителей С2 и d2: nor i-d2 KZd2 , d2M,

C2n- +1.... , C2n по r 2-d2HC2.1,..., d2 da1 элемент И 13 в вычислительных блоках формирует соответствующие разряды частичного произведения: по п, В 2.2-C2n l+1d2 «

B2.3-C2n l+1d2l Ka+1B2.K2-1-C2n w 1

- d2Ml B2.K2-C2 H+1d2i-3, В 2.K+1-d2i 3C2n +21 ..., B2.K2+i-3-d2 СЛ1 B2.K2+i-2-d2KJCf 2. no Т2 в 2.3 вычислительном блоке -C2n i+1d2 г

В2.4 - , B2.i-K2-C2n-|+V, B2.i-K2+1-C2n l+1d21Сформированные таким образом разря- ды частичного произведения суммируются с суммой предыдущих тактов поступающих из триггеров 11 и 12 соответствующих вычислительных блоков и переносами, поступающими из первой строки матрицы по входам 103 и 104 первого и второго переносов. Результат записывается в виде поразрядной суммы и переносов в триггеры 11 и 12и9иЮ.

В третьей строке аналогично обрабаты- ваются разряды чисел Сз и da, при этом для строки номер такта будет (i-2), следовательно, количество обрабатываемых разрядов меньше на два у каждого числа. В n-ой строке обрабатываются числа Сп и dn. при этом номер такте будет (i-n+1), где i - номер такта для первой строки.

По окончании (п+1) такта в первую строку поступит последняя пара разрядов di и d1 сомножителей di и CL В следующем (п+2) такте будет сформировано последнее частичное произведение ПП1 и просуммировано с поразрядными суммой и переносами РЧ Полученные поразрядные сумма Sni и РП1 записываются в триггеры 11 и 12 и 9 и 10 вычислительных блоков первой строки. В этом же (п+2) такте происходит с помощью сигнала, поступающего с первого выхода блока 2 управления на первый управляющий вход 112, обнуление триггеров 27 и 28, в которых хранились разряды сомножителей. В следующем (n+З) такте в вычислительные блоки первой строки может быть записана новая пара разрядов элементов другого вектора, кроме того, по входу 105 суммы может поступать информация, так как с выхода элемента И 13 информация в этом такте не поступает. В п+4 такте поступает сигнал с третьего выхода блока 2 управления на входы 115 управления передачей суммы вычислительных блоков, по которому окончательная поразрядная сумма Si через выходы 107 суммы первой строки вычислительных блоков поступает на входы 105 суммы соседней верхней строки вычислительных блоков.

В этом же такте передаются в верхнюю строку и поразрядные переносы через выходы 106 и 108 первого и второго переносов. В строке в этот момент происходит формирование первого частичного произведения новой пары сомножителей. Аналогично работают и вычислительные блоки остальных строк вплоть до n-ой со сдвигом на один такт работы. Цикл работы вычислительных блоков строки составляет п+1 такт при организации конвеерного поступления данных на входы данных матрицы вычислительных блоков, Цикл работы первых п строк матрицы составляет (2п+2) такта. В (п+1) строку матрицы поступают переносы с выходов 106 и 108 первого и второго переносов вычислительных блоков n-ой строки и суммируются с помощью сумматоров 83. После передачи в (п+1) строку окончательной суммы Sn и переносов Рп из n-ой строки результаты суммирования переносов и Sn поступают в (п+2) строку. В (п+2) строке матрицы происходит окончательное суммирование, т.е. преобразование двухрядного кода, представляющего собой поразрядные переносы и поразрядную сумму в однорядный код результата операции J Cidi Результат операi -1

ции считывается с выхода 5 последовательным кодом начиная с младшего разряда. Цикл работы верхней строки матрицы составляет также (п+1) такт. Таким образом, при организации потока поступающих векторов мантисс чисел устройство через (п+1) такт позволяет в конвеерном режиме получать на выходе результат операции.

Работа устройства производится под воздействием управляющих сигналов, вырабатываемых блоком 2 управления, работа и схема которого совпадает с известным.

При поступлении сигнала о начале работы происходит запуск генератора синхроимпульсов и установка сдвигового регистра в исходное состояние : в первом разряде 1, в остальных О. В дальнейшем под воздействием синхроимпульсов, вырабатываемых генератором, происходит сдвиг 1 последовательно разряд за разрядом. Количество разрядов сдвигового регистра определяется количеством тактов работы устройства и равно (п+3).

На выходе блока 2 управления с выходов триггеров сдвигового регистра формируются управляющие сигналы, под воздействием которых осуществляется передача информации между строками матрицы 1 вычислительных блоков и обнуление триггеров. Длительность управляющих сигналов определяется длительностью синхроимпульсов и равна п+ 12.

Формула изобретения 1. Устройство вычисления сумм произведений, содержащее блок управления и матрицу вычислительных блоков, включающую в себя (п+2) строки, где (п+2)-я строка содержит (п+1) вычислительный блок, причем вход второго переноса (i, j)-ro вычислительного блока соединен с выходом второго переноса (i-1, j-1)-ro вычислительного блока, где i 2-n+1, j 3-n+log2n+3, вход второго переноса (п+2, j)-ro вычислительного блока соединен с выходом второго переноса (п+2, j)-ro вычислительного блока, вход первого переноса (i, j)-ro вычислительного блока соединен с выходом первого переноса (1-1, j+1)-ro вычислительного блока (i 2-n+1, j 2-n+1), вход первого переноса (i, n+1)-ro вычислительного блока - с вторым управля- ющим выходом (I, 1)-го вычислительного блока ( -п), вход первого переноса (п+2, j)-ro вычислительного блока - с выходом второго переноса, (n+1, j-1)-ro вычислительного блока 0 2+1од2П п+1од2П+3), первый информационный вход (i, j)-ro вычислительного блока - с первым управляющим выходом (i, 1)-го вычислительного блока (, j 2-n+1), первый информационный вход (n+1, j)-ro вычислительного блока - с выхо- дом первого переноса (n+1, j+1)-ro вычисли- тельного блока (j 2-n+log2n+3), второй информационный вход (n+1, j)-ro вычислительного блока - с выходом второго переноса (n+1, j-1)-ro вычислительного блока, второй управляющий вход (n+1, j; n+2, j)-ro вычислительного блока - с (п+4)-м выходом блока управления (j 2-n+log2n+3), вход разрешения записи (n+2, j)-ro вычислительного блока - с (п+2)-м выходом блока управления 0 2+1од2П-п+1од2П+3), первый управляющий вход (i, j)-ro вычислительного блока - с i-м выходом блока управления (, j 1-n+1) и входом разрешения записи (i-1,1)-го вычислительного блока, вход управления переда- чей суммы (i, j)-ro вычислительного блока - с(+2)-м выходом блока управления (i 1-n+1, j 2-n+log2n+3), вход синхронизации (i,j)-ro вычислительного блока - с (п+6)-м выходом синхронизации блока управления (i 1-n+2, j 1-n+log2n+3), вход формирования дополнительного кода (i, j)-ro вычислительного блока - с вторым управляющим выходом (i, j)-ro вычислительного блока (., n+log2n+3), выход суммы (п+2, )-го

вычислительного блока - с выходом матрицы вычислительных блоков, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обработки мантисс чисел в форме с плавающей запятой, матрица вычислительных блоков в первых п строках содержит n+log2n+3 вычислительных блока, в (п+1)-й строке содержится n+log2n+2 вычислительных блоков, причем первые входы данных (I, j)-x вычислительных блоков каждой строки соединены с S.i-м входом матрицы (, j 1-n+1), второй вход данных (i, j)-ro вычислительного блока - с первым выходом данных (i, j-1)-ro вычислительного блока (, J 3-n+1), четвертый вход данных (i, j)-ro вычислительного блока - с третьим выходом данных (i, j-1)-ro вычислительного блока ( n,j 3-n+1), третий вход данных (i.j)-ro вычислительного блока - с вторым выходом данных (i, j+1)-ro вычислительного блока (, j 2-n+1), вход управления передачей данных (i, j)-ro вычислительного блока - с выходом управления передачей данных (I, j+1)-ro вычислительного блока (, п+1), вход сдвига (i, j)-ro вычислительного блока - с выходом сдвига (i, j-1)-ro вычислительного блока (, ), вход установки (i, j)-ro вычислительного блока - с (1+1)-м выходом блока управления (, ), входы тактирования вычислительных блоков i-й строки соединены с 4.i-м входом матрицы вычислительных блоков ().

2. Устройство поп. 1,отличающееся тем, что (i, 1)- вычислительные блоки, где , содержат три элемента И, пять триггеров, полусумматор, элемент 2 И-ИЛИ, причем первые входы первого и второго элементов И соединены с первым входом данных вычислительного элемента, вторые входы первого и второго элемента И - с первым управляющим входом вычислительного блока, выход первого элемента И - с информационными входами первого и второго триггеров, выходы первого и второго триггеров - с первым и четвертым входами элемента 2И-ИЛИ, выход которого соединен с первым управляющим выходом вычислительного блока, выход второго элемента И - с информационным входом третьего триггера и вторым входом полусумматора, выход третьего триггера - с первым входом полусумматора, выход которого соединен с информационным входом четвертого триггера, выход которого соединен с информационным входом пятого триггера, выход которого соединен с вторым входом третьего элемента И, вход синхронизации пятого триггера и первый вход третьего элемента И соединены с входом разрешения записи вычислительного блока, входы синхронизации первого - четвертого триггеров и второй и третий входы элемента 2И-ИЛИ соединены с входом синхронизации вычислительного блока.

3. Устройство произведений по п. 1, о т- личающееся тем, что (i, 2)-e вычислительные блоки, где , содержат девять элементов И, восемь триггеров, сумматор, четыре элемента 2И-ИЛИ, три элемента ИЛИ, причем первый вход первого элемента 2 И-ИЛ И соединен с входом второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ - с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛ И - с первым входом сумматора, первый вход первого элемента ИЛИ - с входом суммы вычислительного блока, второй вход первого элемента ИЛИ - с выходом второго элемента 2И-ИЛИ, выход первого элемента ИЛИ - с вторым входом сумматора, первый и четвертый входы второго элемента 2И-ИЛИ - с входом формирования дополнительного кода вычислительного блока, второй и третий входы второго элемента 2И-ИЛИ - соответственно с прямым и инверсным выходами первого элемента И, первый вход которого соединен с выходом четвертого элемента 2И-ИЛИ, второй вход первого элемента И - с выходом четвертого триггера, первый выход сумматора-с информационным входом первого триггера, второй выход сумматора - с информационным входом второго триггера, выход первого триггера - с выходом первого переноса вычислительного блока, выход второго триггера - с первыми входами второго и третьего элементов И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока выход второго элемента И - с выходом суммы вычислительного блока, выход третьего элемента И - с третьим входом сумматора, первые входы четвертого и пятого элементов И - с первым информационным входом вычислительного блока, выход четвертого элемента И - с информационным входом третьего триггера и первым входом четвертого элемента 2И-ИЛ И, выход третьего триггера - с первым входом третьего элемента 2И-ИЛ И выход пятого элемен- та И - с четвертым входом третьего элемента 2И-ИЛ И, выход третьего элемента 2И-ИЛИ - с четвертым входом четвертого элемента 2И-ИЛИ, первый вход шестого элемента И - с первым управляющим входом вычислительного блока, первый вход второго элемента ИЛИ - с третьим входом данных вычислительного блока, второй вход второго элемента ИЛ И - с выходом девятого

элемента И, выход второго элемента ИЛИ - с вторым входом шестого элемента И, выход которого соединен с информационными входами четвертого и пятого триггеров, выход четвертого триггера - с первыми входами седьмого и восьмого элементов И, выход седьмого элемента И - с первым выходом данных вычислительного блока, выход восьмого элемента И - с информационным вхо0 дом шестого триггера, первый вход третьего элемента ИЛИ - с выходом шестого триггера, второй вход третьего элемента ИЛИ - с выходом пятого триггера, выход третьего элемента ИЛИ - с третьим выходом данных

5 вычислительного блока, первый вход девятого элемента И - с первым входом данных вычислительного блока, второй вход девятого элемента И - с выходом восьмого триггера, первый вход седьмого триггера - с

0 входом тактирования вычислительного блока, второй вход седьмого триггера - с входом сдвига вычислительного блока, выход седьмого триггера - с вторым входом восьмого триггера и выходом сдвига вычисли5 тельного блока, первый вход восьмого триггера - с первым управляющим входом вычислительного блока, вход управления передачей данных вычислительного блока - с вторыми входами седьмого и восьмого

0 элементов И и вторым и третьим входами третьего элемента 2И-ИЛИ, вход синхронизации вычислительного блока - с входами синхронизации первого, второго, четвертого и пятого триггеров, вторыми входами чет5 вертого и пятого элементов И и вторыми и третьим входами первого и четвертого элементов 2И-ИЛИ,

4. Устройство поп. 1,отличающее- с я тем, что (i, )-й вычислительный блок, где

0 , j 3-n+1, содержит одиннадцать элементов И, четыре элемента ИЛИ, шесть элементов 2И-ИЛИ, десять триггеров, сумматор, причем первый вход первого элемента 2 И-ИЛ И соединен с входом второго

5 переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ - с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ - с первым входом сумматора, первый вход

0 первого элемента ИЛИ - с выходом суммы вычислительного блока, второй вход первого элемента ИЛИ - с выходом второго элемента 2И-ИЛИ, второй и третий входы которого соединены соответственно с пря5 мым и инверсным выходами первого элемента И, первый и четвертый входы второго элемента 2И-ИЛ И - с входом формирования дополнительного кода вычислительного блока, выход первого элемента ИЛИ - с вторым входом сумматора, третий вход сумматора - с выходом третьего элемента И, первый выход сумматора - с информационными входами первого и второго триггеров, второй выход сумматора - с информационными входами третьего и четвертого тригге- ров, выход первого триггера - с выходом первого переноса вычислительного блока, выход второго триггера - с выходом второго переноса вычислительного блока, выходы третьего и четвертого триггеров - с первым .и четвертым входами третьего элемента 2И- ИЛИ, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с входами управления передачей суммы вычислитель- ного блока, выход второго элемента И - с выходом суммы вычислительного блока, первые входы четвертого и пятого элементов И - с первым информационным входом вычислительного блока, выход четвертого элемента И - с информационным входом пятого триггера и первым входом пятого элемента 2И-ИЛИ, выход пятого элемента И соединен с четвертым входом четвертого элемента 2И-ИЛИ, выход пятого триггера - с первым входом четвертого элемента 2И- ИЛИ, выход которого соединен с четвертым входом пятого элемента 2И-ИЛИ, выход пятого элемента 2И-ИЛИ - с первым входом первого элемента И, первый и второй входы второго элемента ИЛИ - соответственно с вторым и третьим входами данных вычислительного блока, выход второго элемента ИЛИ - с первым входом шестого элемента И, первый вход седьмого элемента И - с четвертым входом данных вычислительного блока, первый управляющий вход которого соединен с вторыми входами шестого и седьмого элементов И, первым входом одиннадцатого элемента И и первым вхо- дом десятого триггера, выходы шестого и седьмого элемента И - с информационными входами шестого и седьмого триггеров соответственно, выход шестого триггера - с пер

выми входами восьмого и девятого элементов И и первым входом шестого элемента 2И-ИЛИ, выход восьмого элемента И - с первым входом третьего элемента ИЛИ, выход девятого элемента И - с первым входом данных вычислительного блока, выход седьмого триггера - с четвертым входом шестого элемента 2И-ИЛИ и третьим входом данных вычислительного блока, выход шестого элемента 2И-ИЛИ - с вторым входом первого элемента И, вход управления передачей данных вычислительного блока - с вторым и третьим входами четвертого элемента 2И- ИЛИ, вторыми входами восьмого и девятого элементов И, первым входом четвертого элемента ИЛИ, первый вход данных вычислительного блока - с первым входом десятого элемента И, выход которого соединен с третьим входом элемента ИЛИ и информационным входом девятого триггера, выход девятого триггера - с вторым выходом третьего элемента ИЛИ, выход которого соединен с вторым выходом данных вычислительного блока, вход установки которого соединен с входом установки восьмого триггера, вход сдвига вычислительного блока - с информационным входом восьмого триггера, вход тактирования - с входом синхронизации восьмого триггера, выход восьмого триггера соединен с информационным входом десятого триггера и выходом сдвига вычислительного блока, выход десятого триггера - с вторым входом одиннадцатого элемента И, выход которого соединен с вторыми входами десятого элемента И и четвертого элемента ИЛИ, выход которого соединён с выходом управления передачей данных вычислительного блока, вход синхронизации которого соединен с вторыми и третьими входами первого, третьего, пятого и шестого элемента 2И-ИЛИ, вторыми входами четвертого и пятого элементов И, входами синхронизации первого-четвертого, шестого, седьмого и девятого триггеров.

/

Изобретение относится к вычислительной технике, в частности к устройствам обработки массивов данных, представленных в формах как с фиксированной, так и с плавающей запятой. Цель изобретения - расширение функциональных возможностей устройства за счет обработки мантисс чисел в форме с плавающей запятой. Устройство вычисления сумм произведений содержит матрицу вычислительных блоков, состоящую из п+2 строк и П+1092П+3 столбцов, где п - размерность вектора, и блок управления. Вычисление сумм произведений происходит при подаче на входы устройства m пар сомножителей последовательным кодом младшими разрядами вперед. Результат на выходе устройства формируется в виде последовательного кода младшими разрядами вперед через Зп тактов от начала работы. Имеется возможность осуществлять сдвиг пары сомножителей друг относительно друга, что позволяет производить умножение и сложение чисел при представлении данных в форме с плавающей запятой, 3 з.п.ф-лы,1 табл.9 ил. w Ј

13

Ь &у+г т/ г

tii

) j 9SI

SSI

№

ъЩ + fi-vj «

И/ 9/

№

а/ &

1F at

t t У

/

af

a

JW

9t28lil

тJTV ,

wz2.

Ш 128 f2l/

til

/23 126 I2S

128

со ю

Фиг.Ч

iV

Ј

w

/33

w

53

st

M

у

SB

Т 60

$i

59

т

r

65

ISO

/V

€6

т

St fO

r /У

/3V

Г6

/5Г

5

/33 141 /3

iitll

ОТПТ

/36

mwiai

X

t&O 154

H3 /42

lit

т

/37

/

457

яс

in

166

/

if ч

r

17з

Фкг

8

. HIT

Ш Штияю

f%t.J