D-триггер на КМДП-транзисторах Советский патент 1992 года по МПК H03K3/353 

П

Я 8

М

5

IE I

5

ап

5

ГО 00

ко

0

к

о

а

Изобретение относится к импульсной технике и может быть использовано для построения больших интегральных схем в КМОП-технологии.

Известен D-триггер на КМОЛ-транзи- сторах, содержащий 28 транзисторов и вы- полненный по схеме основного (на транзисторах Т1-Т4) и вспомогательного (на транзисторах Т15-Т18) триггеров 1. В состав D-триггера входит устройство управления на транзисторах Т7, Т5, Т23, Т21, Т20, Т22 и двунаправленных ключах Т11, Т12, Т13, Т9, Т10, Т14, Т27, Т28. Использование двунаправленных ключей обусловливает основные недостатки применяемой схемы: низкое быстродействие, необходимость па- рафазного управления, что требует дополнительных шин, большое количество используемых элементов, что увеличивает площадь, занимаемую устройством на кристалле. Кроме того, запись информации осуществляется по уровню синхроимпульсов.

Известен также D-триггер на КМОП- элементах, содержащий 10 транзисторов, два из которых являются элементами двунаправленного ключа 2. D-триггер выполнен по схеме одного триггера, поэтому в режиме записи предыдущая информация в нем не сохраняется, т.е. с приходом тактового импульса на выходе D-триггера получают неопределенное состояние. Основными недостатками D-триггера являются: пара- фазное управление, невозможность сохранения информации в режиме записи, запись информации в триггер по уровню синхросигнала, что, как известно, снижает помехоустойчивость устройства.

Наиболее близким к изобретению является D-триггер с непосредственными связями, выполненный по схеме трех триггеров 3. D-триггер имеет динамическое управление и содержит дополнительный триггер, выполненный на двухвходовых элементах И-НЕ, и устройство управления. Устройство управления выполнено на двух триггерах. Первый триггер содержит два логических двухвходовых элемента И-НЕ с непосредственными связями. Второй триггер выполнен на двухвходовом и трехвходовом логических элементах И-НЕ.

Этот триггер работает по фронту синхроимпульсов, при этом не требуется пара- фазное управление, так как весь триггер построен на логических элементах двунаправленных ключей.

Недостатком D-триггера является низкое быстродействие, обусловленное большой логической глубиной триггерного устройства. Среднее время Т переключения D-триггера равно 5т.3д, где г3д - среднее время переключения логического вентиля И- НЕ.

Целью изобретения является сокращение площади, занимаемой D-триггером на

кристалле, и увеличение его быстродействия.

Поставленная цель достигается тем, что в D-триггер, содержащий дополнительный триггер с непосредственными связями, выполненный на первом и втором двухвходовых логических элементах И-НЕ, основной триггер с непосредственными связями, выполненный на третьем и четвертом двухвходовых логических элементах И-НЕ, причем

выход четвертого элемента И-НЕ соединен с вторым входом второго логического элемента И-НЕ, прямой и инверсный выходы D-триггера соответственно соединены с выходами второго и первого логических элементов И-НЕ, введены четыре р-канальных и два n-канальных КМДП-транзистора, причем выход третьего логического элемента И-НЕ соединен с вторым входом первого логического элемента И-НЕ, истоки первого, третьего и четвертого р-канальных КМДП-транзисторов соединены с шиной питания, а истоки первого и второго п-ка- нальных КМДП-транзисторов - с общей шиной, стоки первого и третьего р-канальных

КМДП-транзисторов соединены с истоком второго р-канального КМДП-транзистора, сток последнего соединен с вторым входом третьего логического элемента И-НЕ и стоком первого n-канального КМДП-транзистора, затвор последнего соединен с затворами второго и четвертого р-канальных и затвором второго п-канального КМДП-транзисторов и с тактовой шиной, стоки четвертого р-канального и второго пканального КМДП-транзисторов соединены с вторым входом четвертого логического элемента И- НЕ, затвор первого р-канального КМДП-транзистора соединен с D-входом D-триггера, затвор третьего р-канального

КМДП-транзистора соединен с общей шиной.

Схема предлагаемого D-триггера реализуется в гибридном базисе и описывается новой математической моделью

C(H+l2D)-CQt-il3,(1)

где С - тактовый сигнал; D- информационный сигнал; Qt-1 - предыдущее состояние триггера; li - уровни тока, определяющие соотношения между временами срабатывания инверторов основного триггера.

Указанные отличия в алгоритме работы предлагаемого D-триггера позволяют сократить занимаемую им площадь на кристалле и увеличить его быстродействие.

На чертеже приведена принципиальная электрическая схема D-триггера.

D-триггер содержит двухвходовые логические элементы И-НЕ 1-4, п-канальные КМДП-транзисторы 5, 6, N-канальный КМДП-транзистор 7, р-канальные КМДП- транзисторы 8, 9, n-канальный КМДП-транзистор 10. Выход логического элемента И-НЕ 1 соединен с первым входом логического элемента И-НЕ 2, выходом подключенного к первому входу логического элемента И-НЕ 1. Второй вход последнего соединен с первым входом логического элемента И-НЕ 4 и выходом логического элемента И-НЕ 3, первым входом подключенного к выходу логического элемента И-НЕ 4 и второму входу логического элемента И-НЕ 2. Второй вход логического элемента И-НЕ 3 соединен со стоками КМДП-транзисторов 6, 7. Стойки КМДП- транзисторов 9,10 соединены с вторым входом логического элемента И-НЕ 4. Затворы КМДП-транзисторов 6, 7, 9, 10 соединены с тактовой шиной Д-триггера. Истоки КМДП- транзисторов 5, 8, 9 соединены с шиной питания. Истоки КМДП-транзисторов 7, 10 и затвор КМДП-транзистора 8 соединены с общей шиной. D-вход D-триггера соединен с затвором КМДП-транзистора 5. Сток последнего соединен со стоком КМДП-транзистора 8 и истоком КМДП-транзистора 6.

Схемотехническая реализация соотношения (1) заключается в следующем.

При С 0 D-триггер находится в режиме хранения Qt Qt-i; при С 1, Qt (Dl2 + li)- з реализуется режим записи информации. Арифметическую операцию вычитания можно выполнять путем сравнения входного сигнала (DI2 + И) с порогом з. Таким образом, для реализации функции Qt необходимо использовать схему сравнения. В качестве схемы сравнения используют триггер на логических элемента И-НЕ 4,3, в качестве сравниваемых величин - токи через р-канальные КМДП-транзисторы 6, 5, 8, 9. При этом предполагается, что входные емкости Свх и пороговые напряжения Unop элементов И-НЕ 4,3 идентичны.

Известно, что время нарастания напряжения до порогового уровня определяется

соотношением ts

U пор С вх

зар

где Ьар - ток, протекающий через р-канальные КМДП-транзисторы 5, 6, 8 и КМДП- транзистор 9. Следовательно, если входные емкости элемента И-НЕ 3 (Сз) и элемента И-НЕ 4 (С4) идентичны, а пороговые напряжения равны, то при запирании элементов И-НЕ 4,3 по тактовому импульсу (), а

затем их отпирании быстрее откроется тот инвертор, ток заряда входных емкостей которого будет больше.

Если изготовить сопротивление р-канальных КМДП-транзисторов 5, 6, 8, 9 согласно следующему ряду: 0,25R; 0,2R; 2R; R, то, соответственно, будут выполняться следующие соотношения между входными токами инверторов 3, 4; при Д 0 (И+12)/1з

0 2, при (И+12). При ток (транзистор 5 закрыт).

С учетом изложенного D-триггер работает следующим образом.

При КМДП-транзисторы 7,10 закры5 ты, а КМДП-транзисторы 6,9 открыты. Так как КМДП-транзистор 8 всегда открыт, триггер находится в режиме хранения. Триггеры на элементах И-НЕ 1-4 хранят предыдущее значение триггера (Qt-i). Изменения логиче0 ского уровня входного D-сигнала не влияют на состояние триггера, так как на стоке КМДП-транзистора 5 всегда присутствует сигнал высокого логического уровня.

При D-триггер переходит в режим

5 подготовки. КМДП-транзисторы 6,9 закрываются, а КМДП-транзисторы 7,10 переходят в открытое состояние, что приводит к формированию сигналов высокого логического уровня на выходах логических элемен0 тов И-НЕ 3,4. Состояние дополнительного триггера на элементах И-НЕ 1,2 не изменяется. По срезу тактового импульса () в D-триггер записывается информация, определяемая уровнем логического D-сигнала.

5 По срезу тактового импульса КМДП-транзисторы 7, 10 закрываются, а КМДП-транзисторы 6, 9 переходят в открытое состояние. При D 0 входной ток элемента И-Н Е 3 в два раза больше входного тока элемента И-НЕ

0 4, поэтому быстрее переходит в открытое состояние логический элемент И-НЕ 3. В результате на выходе дополнительного триггера устанавливается выходной сигнал низкого логического уровня 0 0. При О 1

5 КМДП-транзистор 5 закрыт, поэтому входной ток элемента И-НЕ 3 в два раза меньше входного тока элемента И-НЕ 4. В результате логический элемент И-НЕ 4 переходит в открытое состояние быстрее, чем элемент

0 И-НЕ 3. На выходе D-триггера формируется сигнал высокого логического уровня . По окончании переходных процессов D- триггер переходит в режим хранения.

Предлагаемый D-триггер имеет следую5 щие преимущества: на 20% уменьшено число транзисторов, требуемых для его построения, на 40% сокращено число межсоединений; схема D-триггера более регулярная, что уменьшает число пересечений межсоединений (один слой металлизации).

Указанные преимущества позволяют сократить в 2 раза площадь, занимаемую D-триг- гером на кристалле (0,0381 мм2 против 0,0756 мм2). Кроме того, отсутствие буферных схем между основным и дополнительным триггером позволяет на 20% увеличить быстродействие D-триггера.

Формула изобретения D-триггер на ШДП-транзисторах, содержащий дополнительный триггер с непосредственными связями, выполненный на первом и втором двухвходовых логических элементах И-НЕ, основной триггер с непосредственными связями, выполненный на третьем и четвертом двухвходовых логических элементах И-НЕ, причем выход четвертого элемента И-НЕ соединен с вторым входом второго логического элемента И-НЕ, прямой и инверсный выходы D-триггера соответственно соединены с выходами второго и первого логических элементов И-НЕ, отличающийся тем, что, с целью сокращения площади, занимаемой D-триггером на кристалле, и увеличения быстродействия, в него введены четыре р-канальных и два n-канальных КМДП- транзистора, причем выход третьего логического элемента И-НЕ соединен с вторым

входом первого логического элемента И-НЕ, истоки первого, третьего и четвертого р-канальных КМДП-транзисторов соединены с шиной питания, а истоки первого и второго

n-канальных КМДП-транзисторов - с общей шиной, стоки первого и третьего р-канальных КМДП-транзисторов соединены с истокомвторогор-канальногоКМДП-транзистора, сток последнего соединен с вторым входом третьего логического элемента И-НЕ и стоком первого n-канального КМДП-транзистора, затвор последнего соединен с затворами второго и четвертого р-канальных и затвором второго n-канального КМДП-транзисторов и с тактовой шиной, стоки четвертого р-канального и второго n-канального КМДП- транзисторов соединены с вторым входом четвертого логического элемента И-НЕ, затвор первого р-канального КМДП-транзистора соединен с D-входом D-триггера, затвор третьего р-канального КМДП-транзистора соединен с общей шиной, причем соответствующим выбором значений сопротивлении канала р-канальных КМДП- транзисторов определяется порядок переключения инверторов основного триггера.

Изобретение .относится к импульсной технике и может быть использовано для построения больших интегральных схем в КМОП-технологии. D-триггер содержит четыре двухвходовых логических элемента И- НЕ 1-4, четыре р-канальных КМДП-транзистора 5, 6, 8, 9 и два п-каналь- ных КМДП-транзистора 7, 10. Введение новых конструктивных связей, а также соответствующий выбор значений сопротивлений канала р-канальных КМДП-тран- зисторов 5, 6, 8, 9, определяющий порядок переключения логических элементов И- НЕ 3, 4 основного триггера, позволяет уменьшить площадь, занимаемую D-триггером на кристалле, и увеличить его быстродействие. 1 ил.