Устройство для вычисления остатка по модулю 2 @ +1 Советский патент 1992 года по МПК H03M7/18 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды.

Известно устройство для вычисления остатка по модулю, содержащее входной регистр и бистабильный накапливающий сумматор по модулю, входами которого являются п младших разрядных цифр входного регистра.

Недостатком известного устройства является низкое быстродействие вычислительного процесса.

Наиболее близким предлагаемому является преобразователь двоичного кода и код системы остаточных классов, содержащий первый и второй регистры, блок умножения на константу по модулю Р( (i

1, 2I), сумматор по модулю Pt и (К+1)разрядный входовой регистр, причем выходы старших разрядов входного регистра, где (п + 1) logaPi, соединены с информационными входами первой группы коммутатора, информационные входы второй группы которого соединены с соответствующими

выходами второго коммутатора, информационные входы первой и второй групп которого соединены соответственно с выходами первого и второго регистров, информационные входы которых являются выходом преобразователя и соединены с соответствующими выходами сумматора по модулю PI, входы первого слагаемого которого соединены с выходами блока умножения на константу по модулю PI, входы которого соединены с соответствующими выходами первого коммутатора, выход (К - п)-го разряда входного регистра соединен с первым входом второго слагаемого сумматора по модулю PI, вход сдвига входного регистра, входы приема информации первого и второго регистров, управляющие входы первого и второго коммутаторов соединены с тактовым входом преобразователя, выходы разрядов с (К - п - 1)-го по (К - 2 + 1)-й входного регистра соединены соответственно с входами с второго по n-й второго слагаемого сумматора по модулю PI.

Недостатком известного устройства является низкое быстродействие вычислительного процесса.

Ё

Х|

СО

ю

ю

Целью изобретения является повышение быстродействия вычислительного процесса.

Указанная цель достигается тем, что в устройство, содержащее входной регистр, сумматор по модулю 2П + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2П + 1, выходы разрядов, с первого по n-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора по модулю 2П + 1, введен преобразователь прямого кода в дополнительный код, причем выходы разрядов с (п + 1)-го по 2п-й входного регистра соединены соответственно с входами разрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2п+1, вход третьего слагаемого которого соединен с выходом выходного регистра и является выходом устройства.

В основу работы предлагаемого устройства положено следующее. Двоичное К-раз- рядное число X может быть разделено на I групп по п разрядов, где п равно степени Рк 2П + 1, тогда число X по модулю может быть представлено

|Х|р Iао + + ... + ail +ps. (1)

гдеао, ai, aiai- группы по п разрядов;

ao - n младших разрядов числа X и т.д.

Кодопреобразователь преобразует п разрядов таким образом, чтобы на выходе его была реализована функция дополнения числа до нужного модуля, т.е.:

/

аи Рк - ai -1 , (2)

где i 2, 4, 6, 81г1, аи - п разрядов

числа X.

Таким образом, выражения (1) и (2) позволяют реализовать на сумматоре по моду- лю с использованием регистра для хранения результата предыдущего действия устройство для получения остатка по модулю.

На чертеже приведена схема устройства для вычисления остатка по модулю 2П + 1.

Устройство содержит входной регистр 1, преобразователь 2 прямого кода в дополнительный, сумматор 3 по модулю 2П + 1, выходной регистр 4, группу тактовых входов 5.1-5.2, выход 6 устройства.

Входной регистр 1 функционально известный элемент. Выводы младших п разрядов подключены к сумматору 3 по модулю, выводы младших разрядов с п - 1 по 2п разрядов входного регистра подключены к функционально известному элементу преобразователю 2 прямого кода в дополнительный, выходы которого п + 1 подключены к сумматору по модулю 2П + 1, который является известным функциональным элементом комбинационного типа, выходы

сумматора 3 по модулю 2П + 1 подключены к входам выходного регистра 4, а его выход подключен к входам сумматора 3, а также являются выходами 6 устройства, в устройстве также имеются группы тактовых входов

5.1-5.2, тактовый вход 5.1 является входом разрешения сдвига регистра 1, тактовый вход 5.2 соединен с выходным регистром 4. Устройство работает следующим образом.

В исходном состоянии в регистре 1 находится код преобразуемого числа X. Регистр 4 обнулен. На первом такте число ао. предлагаемое п младшими разрядами преобразуемого числа X, поступает на сумматор 3 по модулю 2П + 1, число ai, определяемое п вторыми разрядами числа X, подается на преобразователь 2 прямого кода в дополнительный. С выхода преобразователя 2 прямого кода в дополнительный на вторые входы сумматора 3 по модулю 2П + 1 поступает код дополнения числа до модуля Рк. Таким образом, по окончании переходных процессов на выходе сумматора 3 имеем

1Х|+Р lao + aiTPK.

Результат суммирования записывается в момент поступления импульса по входу 5.2

в выходной регистр 4.

На втором такте преобразования в момент поступления импульса по входу 5.1 содержимое регистра 1 сдвигается на 2п разрядов влево и цикл повторяется с добавлением результата предыдущего суммирования, подаваемого с выходного регистра 4. Окончательный результат преобразования |Х|+р снимается с выхода регистра 4 на выход 6 устройства.

Быстродействие базового объекта определяется следующим образом: для преобразования (К + 1)-разрядного двоичного числа

X в код системы остаточных классов требуI/ i i ется (1) тактов работы. В то время

как в предлагаемом устройстве требуется ()тактов работы преобразователя, т.е.

быстродействие предлагаемого устройства увеличивается почти в 2 раза, за вычетом времени переходных процессов преобразователя прямого кода в дополнительный.

Преимущество предлагаемого устройства достигается введением преобразователя прямого кода в дополнительный, а также образовавшиеся связи между введенным и имеющимся блоками.

Формула изобретения

Устройство для вычисления остатка по модулю 2П + 1 (п - четное), содержащее входной регистр, сумматор по модулю 2П + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения

сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2 + 1, выходы разрядов, с первого по n-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора

по модулю 2П + 1, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит преобразователь прямого кода в дополнительный код, причем выходы разрядов с (п + 1)-ого по 2п-й входного регистра соединены соответственно с входами разрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2П + 1, вход третьего слагаемого которого соединен с выходом регистра и является выходом устройства.

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды. Целью изобретения является повышение быстродействия. Устройство содержит входной регистр 1, преобразователь 2 прямого кода в дополнительный код, сумматор 3 по модулю 2П + 1 и выходной регистр 4. 1 ил