Преобразователь двоичного кода в модулярный код Советский патент 1986 года по МПК H03M7/18 

I

Изобретение относится к вычислительной технике. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в преобразователь, содержащий входной регистр, сумматор по модулю, два регистра и элемент задержки, введены мультиплексор, блок памяти, приоритетный шифратор, дешифратор нуля и комбинационный сумматор с соответствующими связями I ил.

О)

О)

to Изобретение относится к вычислительной технике и может быть использовано при сопряжении устройств функционирующих п непозиционной системе остаточных классов. Цель изобретения - повышение быстродействия. Ка чертеже изображена функциональная схема преобразователя двоич ного кода в модулярный код, Преобразователь содержит в-ходной регистр 1, мультиплексор 2, приоритетный шифратор 3, сумматор 4 по мо дулю, комбинационный сумматор 5,регистры б и 7, блок 8 памяти, дейзифратор 9 нуля, элемент 10 задержки, выход 11 окончания работы преобразователя, информационный вход 12, тактовый вход 13 и информационный в ход 14 преобразователя. Приоритетный шифратор 3 преобразует номер младшего единичного разряда в двоичный код. Мультиплексор 2 по коду.числа К поступающему по управляющему входу подключает К+1-п разряды выходы регистра 1 к первому и следующим за ним входам шифратора 3.. Из блока 8 памяти по значению К поступающему на адресный вход, считывается константа А 2 modP. ХЬобое число в позиционной систепредставить в ме счисления можно виде - ; ,2 , , где а| - разрядная цифра числа А; п - разрядность числа А„ Искомый остаток uf, по модулю Р р 11-f (Z: а; 2 )modP. Для формирования остатка необхо дино и достаточно суммировать толь те разрядные цифры З), которые не равны нулю. Преобразователь двоичного кода модулярный код работает след тощим образом. В исходном состоянии во входной регистр 1 записано преобразуемое число А. Регистры 6, 7 и сумматор обнулены. На входах дешифратора 9 присутств ет исходное число А, а н выходе шифратора 3 и комбинационно го сумматора 5 получаем код числа 42 К - номер первой единичной разрядной цифры, поступающей на -входы регист .. ра 7 и блока 8 памяти. С пыхода последнего код числа /it поступает на информационный вход сумматора 4, По первому тактовому импульсу код числа к суммируется с нулевым содержимым сумматора 4. Код числа К записывается в регистры 6 и 7. Новое состояние управляющего входа мультиплексора 2 подключает выходы (К+ + 1) к первому и следующим заним входам шифратора 3, На выходе шифратора 3 получаем смещенный на К адрес очередной (второй) единичной разрядной цифры а; преобразуемого числа. На Выходе комбинационного сумматора 5 формируется истинный адрес второй (очередной) единичной разрядной цифры и на выходе блока 8 памяти появляется код нового числа |4к , Второй тактовый импульс защелкивает код истинного адреса второй единичной разрядной цифры. При этом в сумматоре 4 выполняется подсуммирование нового значения /It. Со следующим тактовым импульсом преобразование повторяется аналогично до момента получения на выходе шифратора 3 кода нуля, т.е. в оставшихся разрядах числа А отсутствуют единичные разрядные цифры, по которым дешифратор 9 вырабатывает сигнал окончания преобразования. Формула изобретения Преобразователь двоичного кода в модулярный код, содержащий входной регистр, сумматор по модулю, два регистра, элемент задержки, причем информационный и тактовый входы преобразователя соединены соответственно с вводами входного регистра и элемента задержки, выход которого соединен с входом разрешения приема первого регистра, выход сумматора по модулю является выходом преобразоват -ля, отличающийся тем, что, с целью повышения быстродействия, он содержит мультиплексор, блок памяти, приоритетный шифратор, дешифратор нуля, комбинационньп1 сумматор, причем выходы входного и второго регистров соединены соответственно с информационным и управляющим входами мультиплексора, выход которого соединен с входом приоритетного шифратора, выход которого соединен с входом дешифратора нуля и с входом первого слагаемого комбинационного сумматора, вход второго слагаемого которого соединен с выходом первого регистра,информационный вход которого соединен с выходом суммы комбинационного сумматора, с информационным входом второго регистра и с адресным входом блока памяти, выход которого соединен с информационным входом сумматора по модулю, тактовый вход которого соединен с входом элемента задержки, выход которого соединен с входом разрешения приема второго регистра, выход дешифратора нуля является выходом окончания работы преобразователя.