Вычислительное устройство Советский патент 1992 года по МПК G06F7/38 

Фиг.1

|

.&ь Ю

00

Ј

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах.

Известно устройство для деления и умножения, содержащее логарифмирующие функциональные преобразователи, алгебраический сумматор, блок сдвига и потенци- ирующий функциональный преобразователь, осуществляющий потенциирование младших разрядов мантиссы.

Недостатком этого устройства является большой объем памяти, который приводит к усложнению его реализации. Ограниченные функциональные возможности устройства заключаются в том, что оно позволяет реализовать операции умножения и деления только над двумя операндами и не пригодно для вычисления сложных функциональных зависимостей.

Известно устройство для умножения, содержащее первые два блока памяти, выполняющие операции логарифмирования первого и второго сомножителей, сумматор по модулю два, комбинационный сумматор и третий блок памяти, преобразующий сумму логарифмов сомножителей в их произведение.

Недостаток данного устройства - ограниченные возможности, так как здесь возможно лишь вычисление произведения двух чисел, представленных в дополнительном двоичном коде.

Наиболее близким к предлагаемому является вычислительное устройство, содержащее первый и второй блоки памяти, к адресным входам которых подключены соответственно выходы первого и второго регистров операндов, а информационные входы связаны соответственно с информационными входами первого и второго сдви- гателей, выход первого сдвигателя подключен к первому входу сумматора, к второму входу которого через группу элементов И подключен выход преобразователя прямого кода в дополнительный, вход которого соединен с выходом второго сдвигателя, выход сумматора подключен к адресному входу третьего блока памяти, информационный выход которого подключен к входу регистра результата. Кроме того, устройство содержит вход управления возведением в степень, вход задания режима умножения или деления и входы показателя степени первого и второго операндов.

Вычисления в известном устройстве производятся на основе соотношения

Z X

-Y.

(1)

Иначе можно записать

()

(2)

где |i ± 1; Ј 0, 1,

что эквивалентно выражению (1) при Ј Јi Ј2 . Откуда следует, что при ( | 1) производится умножение, а при ()- деление X на Y . В частности, при k I 0 производится соответственно умножение ( Ј 1)

и деление ( Ј -1) X на Y. При Ј 0 и k О

производится возведение X в степень 2k. a

при k 0 извлечение их X корня степени

Таким образом, известное устройство

выполняет операции умножения, деления, возведения в степень и извлечения корня.

Недостатком известного устройства является низкое быстродействие и большие затраты оборудования при реализации на

нем вычислений вида

tf( tft Xn

Y Xi -Х2 ...Хп.где «{-1,1};1-1,п.

-

Целью изобретения является повышение быстродействия устройства при перемножении трех и более сомножителей при вычислении выражений вида

К, ХГП

Y Xi -Х2 ... «€{-, 1};1-1,п.

0

Поставленная цель достигается тем, что в вычислительном устройстве,-содержащем блок вычисления логарифма и экспоненты, выполненный в виде блока памяти, сумма5 тор и преобразователь прямого кода в дополнительный, управляющий вход которого соединен с входом показателя степени операнда устройства, дополнительно введены блок управления и мультиплексор, сумматор выполнен накапливающим, при этом первый информационный вход мультиплексора соединен с входом операнда устройства, входы пуска и синхронизации которого соединены соответственно с входами сбро5 са и синхронизации блока управления и сумматора, выход которого соединен с вторым информационным входом мультиплексора, выход которого соединен с информационным входом блока вычисле0 ния логарифма и экспоненты, управляющий- вход которого соединен с управляющим входом мультиплексора и выходом блока управления, выход блока вычисления логарифма и экспоненты соединен с выходом

5 результата устройства и информационным входом преобразователя прямого кода в дополнительный, выход которого соединен с информационным входом сумматора.

На фиг. 1 изображена структурная схема вычислительного устройства; на фиг.2 -схема построения блока управления; на фиг.З - временные диаграммы, поясняющие работу блока управления и устройства.

Вычислительное устройство содержит мультиплексор 1, первый информационный вход которого соединен с входом операнда устройства, а выход - с информационным входом блока 2 вычисления логарифма и экспоненты. Выход этого блока соединен с информационным входом преобразователя 3 прямого кода в дополнительный и выходом 4 результата. Управляющие входы мультиплексора 1 и блока вычисления лога- рифма и экспоненты 2 соединены с выходом 5 блока 6 управления, первый управляющий вход 7 которого объединен с входом пуска устройства и с первым управляющим входом 8 сумматора 9, а второй управляющий вход 10 - с входом синхронизации устройства и вторым управляющим входом 11 сумматора 9. Этот сумматор выполнен накапливающим и его информационный вход соединен с выходом преобразователя 3 прямого кода в до- полнительный. а выход - с вторым информационным входом мультиплексора 1. Управляющий вход преобразователя 3 прямого кода в дополнительный соединен с входом показателя степени операнда. При конкретной реализации устройства Мультиплексор 1 может быть реализован, например, с использованием микросхемы 531КП11.

Блок 6 управления (фиг.2) содержит счетчик 11, RS-триггер 12 и элемент И 13. Вход 10 подключен к входу синхронизации устройства и является входом синхронизации блока 6 управления. С этим входом соединены тактирующие входы счетчика 11 и триггера 12. Вход 7 подключен к входу пуска устройства и является входом сброса блока б управления. С этим входом соединены входы сброса счетчика 11 и триггера 12, выход 5 которого является выходом блока 6 управле- ния. Выходы счетчика 11 подключены к входам элемента И 13, выход которого соединен с единичным входом триггера 12.

При конкретной реализации блока 6 управления, счетчик 11 может быть реали- зован с использованием, например, микросхемы К155ИЕ5. Триггер 12 может быть выполнен на элементах И-НЕ (микросхемах К155ЛАЗ). В качестве элемента И может быть использована микросхема К155ЛИ4.

Устройство предназначено для вычисления выражений вида

ха Х2 .

Y лп

«П

где о е{-1,1}; I - 1,п. Выражение можно представить как

У Vefefagc хг+--к °3с п

При таком представлении Y его вычисление сводится к сложению или вычитанию (в зависимости от значения а) логарифмов logc Xi и дальнейшему потенциированию полученной суммы Sn по основанию С. Блок вычисления логарифма и экспоненты 2, выполненный в виде блока памяти, используется для воспроизведения логарифмов Iogc Xi и потенциирования Sn. Преобразователь 3 прямого кода в дополнительный в зависимости от значения о либо преобразует код, поступающий с выхода блока 2 вычисления логарифма и экспоненты в дополнительный при о -1 (с приходом сигнала логической 1 на управляющий вход преобразователя 3 прямого кода в дополнительный), либо передает код с выхода блока 2 вычисления логарифма и экспоненты на вход сумматора 9 без изменений при сц 1 (с приходом сигнала логического О на управляющий вход преобразователя 3 прямого кода в дополнительный).

Устройство работает следующим образом.

Перед началом работы по сигналу О на входе пуска устройства сумматор сбрасывается в О, т.е. . С приходом сигнала 1 на вход пуска устройства на выходе 5 блока б управления появится О и будет разрешено прохождение операндов с первого информационного входа мультиплексора 1. Синхронно с тактовыми импульсами, поступающими на вход синхронизации устройства, подаются первый операнд Xi на первый информационный вход мультиплексора 1 и значение его показателя степени О( на управляющий вход преобразователя 3 прямого кода в дополнительный. Далее в блоке 2 вычисления логарифма и экспоненты производится логарифмирование, код числа Yi logc Xi поступает на информационный вход преобразователя прямого кода в дополнительный 3, который в зависимости от значения (Д (от управляющего сигнала О или 1), либо передает код с информационного выхода блока 2 вычисления логарифма и экспоненты на информационный вход сумматора 9 без изменения, либо преобразует указанный код в дополнительный, т.е. Zi ±Yi logc XL В свою очередь, на выходе сумматора 9 имеется значение результата суммирования очередного значения Zi ± logc Xi к текущей сумме So, т.е. Si So ± logc Xi logc XL Этот код

оявится на выходе сумматора дина втором нформационном входе мультиплексора 1. На втором шаге с приходом следующего актового импульса (фиг.З) принимаются второй операнд Х2 и значение его показателя тепени Л Далее работа блока 2 вычисления огарифма и экспоненты и преобразователя прямого кода в дополнительный повторятся, на выходе сумматора 9 имеем код 2 Si + Z2 ± logc Xi ± logc Х2. Таким образом, за п шагов на выходе сумматора 9 получают

Sn - ± logc Xi ± logc Х2 ±... ± logc Хп.

Этот код подается на второй информационный вход мультиплексора 1, а в блоке 2 вычисления логарифма и экспоненты производится потенциирование, т.е. Y exp Sn, так как на управляющие входы мультиплексора 1 и блока 2 вычисления логарифма и экспоненты подается сигнал Г (фиг.З).

Блок 6 управления работает следующим образом.

С приходом положительного импульса Пуск с входа 7 блока 6 управления счетчик 11 и триггер 12 будут сброшены в состоянии А0. Синхронно с тактовыми импульсами за п шагов (например, п 8, где п - количество операндов) триггер 12 переключается в 1. Временные диаграммы, поясняющие работу блока 6 управления и устройства представлены на фиг.З. Пример, поясняющий работу устройства при вычислении

У Х1гХ21 Хз х4 1 (,X2 6,X3 3,X4 2)

приведен в табл.1.

Выбор числа разрядов m при указанных выше вычислениях может быть выполнен с помощью табл.2.

Определяют время вычислений на предлагаемом устройстве. На выходе мультиплексора 1 после времени MS появится код операнда, поступающего с первого или второго его информационного входа в зависимости от сигнала 0й или 1 на его управляющем входе. В блоке 2 вычисления логарифма и экспоненты через время tnav воспроизводится логарифмирование или потенциирование. Через время tn преобразователь 3 прямого кода в дополнительный в зависимости от значения о либо передает код с выхода блока 2 вычисления логарифма и экспоненты на информационный вход сумматора 9 без изменений, либо преобразует код в дополнительный. Через

время icM на выходе сумматора 9 имеют результат суммирования очередного значения Zi ± logc Xi к текущей сумме 5ы. Таким образом, общее время выполнения

указанных действий на каждом шаге составляет ц tws tnay + triK + tew. После шагов на выходе устройства 4 получают Y exp Sn, поэтому суммарное время формирования результата составляет

tl +tMS + tn3V.

В известном устройстве время каждого шага вычислений для пары операндов

ta 2 tnay + teg + triK + tew, где teg - время сдвига чисел на сдвигателе. Кроме того, при вычислении выражений Y ... известным устройством после умножения каждой пары операндов необходимо выполнять пересылку результата в один из регист- ров операндов. Поэтому общее время вычисления в известном устройстве составляет Т (n-1) (tn + t2), где4п - время пересылки. Таким образом, сокращение времени

вычислений составит

At (n-1)(tn3y + in + tcg)-tnK-tcM-(n-M)tMS.

Поскольку во многих практических случаях

tnav tn icg im tcM lMs i

то At 2t(n-3) и эффект сокращения времени вычислений проявляется всегда, если только п 3.

В известном устройстве используются три блока постоянной памяти, имеющие входное слово длиной соответственно т, т,

т+1 разрядов. Поэтому емкость всей памяти в прототипе составляет 2т + 2т + 2т+1 слов.

В предлагаемом же устройстве используется один блок постоянной памяти для

воспроизведения логарифмирования и по- тенциирования, длина входного слова для которого не превышает т+1. Поэтому емкость всей памяти в предлагаемом устройстве составляет 2m+1 слов, а выигрыш от

применения этого устройства, выраженный через экономию памяти, составляет 2 2т слов.

Формула изобретения Вычислительное устройство, содержащее блок вычисления логарифма и экспоненты, выполненный в виде блока памяти, сумматор и преобразователь прямого кода в дополнительный, управляющий вход которого соединен с входом показателя степени

операнда устройства, отличающееся тем, что, с целью повышения быстродействия устройства при перемножении трех и более сомножителей, устройство дополнительно содержит блок управления и мультиплексор, сумматор выполнен накапливающим, при этом первый информационный вход мультиплексора соединен с входом операнда устройства, входы пуска и синхронизации которого соединены соответственно с входами сброса и синхронизации блока управления и сумматора, выход которого

соединен с вторым информационным входом мультиплексора, выход которого соединен с информационным входом блока вычисления логарифма и экспоненты, управляющий вход которого соединен с управляющим входом мультиплексора и выходом блока управления, выход блока вычисления логарифма и экспоненты соединен с выходом результата устройства и информационным входом преобразователя прямого кода в дополнительный, выход которого соединен с информационным входом сумматора.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах. Целью изобретения является повышение быстродействия устройства при перемножении трех и более сомножителей с одновременным сокращением аппаратных затрат. Поставленная цель-достигается тем, что в вычислительном устройстве, содержащем блок 2 вычисления логарифма и экспоненты, выполненный в виде блока памяти, сумматор 9 и преобразователь 3 прямого кода в дополнительный, управляющий вход которого соединен с входом показателя степени операнда устройства, дополнительно введены блок 6 управления и мультиплексор 1, сумматор выполнен накапливающим. 3 ил., 2 табл.

Таблица 1

Таблица 2