Устройство для вычисления функций двух аргументов Советский патент 1988 года по МПК G06F7/544 

фЖЗ

00 О) tsd

а

Изобретение относится к вычислительной технике и позволяет расширить класс решаемых задач за счет вычисления функций, не представляемых в виде произведения функций первого и второго аргументов. Устройство содержит регистры первого 1 и второго 2 аргументов, блок 3 синхронизации, блок 4 памяти, в котором хранятся логарифмы модулей и знаки коэффициентов аппроксимации мультиплексоры 5 и 3, блок 6 памяти, в котором хранятся логарифмы приращений первого и второго аргументов, буферные регистры 7 и 11, сумматоры 9 и 10, блок 12 памяти, который осуществляет потенциирование с основанием два, комбинационный сдвигатель 13, управляемый инвертор 14 и накапливающий сумматор 15, формируняций результат вычислений. 1 з.п,ф-лы, 3 шт. (Л с

. iii, f

Изобретение относится к вычислительной технике, предназначено для вычисления функций двух переменных и может быть использовано в цифро- , вых быстродействующих специализированных вычислительных устройствах информационно-измерительных системJ систем управления.

Цель изобретения - расширение JQ класса решаемых задач за счет вычисления функций, не представляемых в ввде произведения функций первого и второго аргументов,

На изображена функциональнаяj5 схема предложенного устройства; на фиг о 2 и 3 - функцргональные схемы комбинационного сдвигателя и блока синхронизации, соответственно

Устройство содержит регистры пер- 20 вого 1 и второго 2 аргументов, блок 3 синхронизации, первьш блок 4 памяти, мультиплексор 5, второй блок 6 памяти, первый буферный регистр 7, мультиплексор 8, первый и второй сумматоры 9 и 25 10, второй буферный регистр 11, третий блок 12 памяти, комбинационный сдвигатель 13, управляемый инвертор 14, накапливающий сумматор 15о Комбинационный сдвигатель 13 (фиг. 2) содер- д жит блок 16 постоянной памяти, группу мультиплексоров 17 и регистр 18, Блок 3 синхронизации (фиг.З) состоит из генератора 19 импульса и двоично- шестиричного счетчика 20„

Устройство вычисляет значения функции в заданной точке (х, у) путем кусочно-квадратичной аппроксимации исходной функции полиномом

35

F(x,y) ao,i+a /5 х +а ,.-л j ;Лу+ + а . а JJ- X ду,(1)

де 5 +/3 X, + d у, Х}, У;)

0,1 1,1 S|i

начальная 45 точка участка аппроксимации;

коэффициенты аппроксими- 50 рующего многочлена, зависящие от аппроксимируемой функ-г ции и начальной точки (xj, у.), в окрестности

, Q

5

0 5 д

5

0

5

0

которой осуществляетсяаппроксимация.

Значения коэффициентов А .. а j определяются либо методом наименьших квадратов из условия минимизации суммы квадратов погрешностей, либо же из условий минимизации максимальной погрешности. Коды х. ,лх и У J 4У формируются соответственно .старшими и младшими разрядами аргументов.

Чтобы исключить операции умножения вьфажение (1) преобразуют к виду

РоеЛйд) F(x,y) - sign(ag i ) 2 +sign

(a,;) ,о. , .sign(a,,) .

. , . ,C47( 5,l)

+sign(ajp2+

.sign(a.V) ,/.( V,)4,

.signCa,, ) .-.J (2)

Логарифмы модулей коэффициентов и знаки коэффициентов хранятся в первом блоке 4 памяти, логарифмы х, ЗУ - во втором 6„ Коды аргументов заносятся в регистры 1 и 2.

Устройство работает следутощим образомо

При занесении первого и второго аргументов в регистры 1 и 2 строб занесения, поступающий по входу за пуска устройства, обнуляет накапливающий сумматор 15, регистр 11 и счетчик 20 блока 3 синхронизации

Одновременно с подачей на входы устройства аргументов или несколько ранее на вход задания функции устройства выставляется код вычисляемой функции. Из блока 4 памяти считывается логарифм модуля нулевого коэффициента в виде целой части со знаком и положительной дробной части и пересылается на вход первого слагаемого сумматора 10, на вход второго слагаемого которого из регистра 11 подается код нуля, дробная часть значения логарифма модуля нулевого коэффициента поступает в блок 12 памяти, из которого антилогарифм дробной части пересьшается по информационному входу в комбинациоиньм сдвигатель 13. Если целая часть логарифма положи.

тельная и отлична от нуля, код антилогарифма сдвигается на группе мультиплексоров 17 влево на число позиций, равное целой части логарифма, если отрицательная - сдвиг производится вправос

С целью уменьшения количества мультиплексоров 17 в группе сдвиг выполняется в два приема в течение положительного полутакта синхросигна ла, поступающего на старший разряд адресного входа блока .16 постоянной памяти, на выходы мультиплексоров 17 пересьшается младшая часть формируемого числа, заносится в регистр 18 и с выходов этого регистра поступает на выход сдвигателя 13 (младшие разряды); в течение отрицательного полутакта на выход мультиплексоров проходит старшая часть, подаваемая непосредственно на выход сдвигателя 13 Приведенный таким образом к форме с фиксированной запятой код нулевого коэффициента, проходя управляемый инвертор 14, либо инвертируется, если знак коэффициента, поступающий с второго выхода блока 4 памяти на управляющий вход инвертора, равен единице (коэффициент отрицательньш), либо остается без изменений при нулевом знаковом разряде. Так как накапливающий сумматор 15 в момент занесения аргументов был обнулен, нулевой коэффициент просто записывается во внут ренний регистр накапливающего сумма- тора 13 положительным фронтом синхросигнала, поступающего на его стробо- вый вход.

Параллельно с преобразованиями нулевого коэффициента мультиплексор 5 пропускает на адресный выход блока ,6 памяти код младшей части первого аргумента, с блока 6 памяти считывается логарифм по основанию два младшей части аргумента и это значе- ние поступает на вход второго слагаемого сумматора 9 и информационный вход буферного регистр.а 7 На вход первого слагаемого сумматора 9 мультиплексор 8 подает код нуля„ Лога- рифм младшей части первого арг мента проходя через сумматор 9 положительным фронтом синхросигнала, заносится в буферньш регистр 11«

Этот же положительный фронт синх- росигнала увеличивает код счетчика 20 на единицу, что приводит к изменению адреса блока 4 памяти и управляющего кода мультиплексоров 5 и 8,

10

15

20

15

30 35

40 45 50 ,

55 С первого выхода блока 4 памяти считывается код логарифма модуля первого коэффициента и в сумматоре 10 складывается с логарифмом младшей части первого аргумента, поступающим с регистра 11, причем дробная часть получается всегда положительная, а целая может быть как положительной, так и отрицательной.

Логарифм дробной части потенцииру- ется в блоке 12 памяти, сдвигается комбинационным сдвигателем 13 и суммируется в накапливанщем сумматоре 15 с учетом знакаJ поступакяцего на управляющий вход инвертора 14, со значением нулевого коэффициента.

В это Же время мультиплексор 5 пропускает на выход младшую часть первого аргумента, а мультиплексор 8 - код с вькода регистра 7, и на выходе сумматора 9 образуется удвоенньй код логарифма младшей части первого аргумента, что соответствует логарифму квадрата этого числа Полученное значение фиксируется в регистре 11 и на следуюп ем такте суммируется с лога- ; рифмом второго коэффициента. Таким образом, процесс повторяется, с той лишь разницей, что на каждом новом такте синхросигнала с блока 4 памяти считывается логарифм модуля следующего коэффициента, мультиплексор 5 на ;третьем и четвертом тактах пропускает код младшей части второго аргумента, на пятом и шестом - младшей части первого аргумента, мультиплексор 8 на третьем такте пропускает код нуля, а на четвертом,пятом и шестом - код с выхода регистра 7, После прохождения шести тактов синхросигнала в накапливающем сумматоре 15 сформируется значение вычисляемой функции, а еди-, ничный код в старшем разряде счетчика 20 запретит работу генератора 19 имт- пульсов, что расценивают как признак готовности результата.

Таким образом, введение новых блоков и связей позволяет реализовать алгоритм кусочно-квадратичной аппроксимации, приемлемый для множества. гладких функций двух переменных, включающего в себя более узкое подмножество функций с разделяющимися аргументами, и, таким образом, решить поставленную задачу о расширении класса вычисляемых функций.

р м у л а

и

обретения

0

5

0 5 п

5

0

5

и информатщонным входом накапливающего сумматора соответственно, выход старших разрядов регистра второго ар-, гумента соединен с третьим адресным входом первого блока памяти, первый выход которого соединен с входом первого слагаемого второго сумматора, вход второго слагаемого которого соединен с выходом второго буферного регистра, выходы дробной и целой частей результата второго сумматора соединены с адресным входом третьего блока памяти и входом управления величиной сдвига комбинационного сдвигателя соответственно,второй выход первого блока памяти соединен с управляющим входом управляемого инвертора и с входом переноса накапливающего сумматора., выходы младших разрядов регистров первого и второго аргументов соединены с первым и вторым информационными входами второго мультиплексора, выход которого соединен с адресным входом второго блока памяти, выход которого соединен с информа- -, ционным входом первого буферного регистра и входом второго слагаемого первого сумматора, второй информационный вход перого мультиплексора соединен с входом логического нуля устройства, вход запуска которого соединен с входами записи регистров первого и вто рого аргументов и с входами сброса блока синхронизации, второго буферного регистра и накапливающего сумматора, выход признака окончания цик- sia блока синхронизации является выходом признака готовности результата устройства

Фиг. 2