Устройство для передачи и приема информации Советский патент 1992 года по МПК H04L25/40 

Изобретение относится к радиотехнике и может использоваться при построении приемопередатчиков широтно-импульсной манипуляции.

Известно устройство для приема и передачи данных в дуплексном режиме, состоящее из тактового генератора, последовательно включенных входного усилителя, фильтра нижних частот и формирователя прямоугольных импульсов, счетчика принятых бит, дешифратора числа принятых бит, D-триггера Буфер заполнен с первым элементом задержки, счетчика тактовых импульсов, дешифратора длительности входных импульсов, RS-триггеров значения бита и синхронизации второго и третьего элементов задержки, первого и второго сдвиговых регистров, первого элемента И, делителя частоты, мультиплексора на четыре направления, формирователя короткого импульса, счетчика числа переданных бит, дешифратора числа переданных бит, Dтриггера формирования импульса синхронизации, четвертого элемента задержки.

Недостатком известного устройства является низкая достоверность приема при отсутствии дополнительных каналов связи для передачи сигналов готовности к приему и при работе без режима Отражения.

Наиболее близким к предлагаемому является устройство для передачи и приема данных, содержащее тактовый генератор, третий элемент И, последовательно соединенные усилитель, фильтр нижних частот и формирователь прямоугольных импульсов, последовательно соединенные первый счетчик и первый дешифратор, первый RS- триггер, D-триггер Буфер заполнен, первый элемент ИЛИ, последовательно соединенные второй элемент ИЛИ и четвертый блок задержки, первый блок задержки, последовательно соединенные второй счетчик и второй дешифратор, последовательно соединенные второй RS-триггер и второй блок задержки, последовательно соединен(/

С

2

00

ю VI о

ные третий RS-триггер и третий блок задержки, формирователь коротких импульсов, первый регистр сдвига, первый D-триггер, потребитель информации, второй регистр сдвига, первый делитель частоты, второй делитель частоты, первый мультиплексор, первый элемент И, второй элемент И, пятый блок задержки, последовательно соединенные третий счетчик и третий дешифратор, второй D-триггер, второй мультиплексор и третий D-триггер, информационный вход которого подключен к выходу первого элемента ИЛИ, входы которого соединены с выходами первого RS-триггера и D-тригге- ра Буфер заполнен, первый вход которого подключен к первому выходу потребителя информации, первый и второй входы которого соединены с выходом и первым входом первого регистра сдвига, второй вход которого соединен с выходом формирователя прямоугольных импульсов, первым входом первого счетчика, первыми входами второго и третьего RS-триггеров и первым входом второго счетчика, второй вход которого подключен к выходу тактового генератора и первому входу первого делителя частоты, второй вход которого через формирователь коротких импульсов соединен с выходом первого мультиплексора, первый и второй входы которого подключены соответственно к выходу второго мультиплексора и выходам первого делителя частоты, выходы третьего и четвертого блоков задержки подключены соответственно к тактовому и информационному входам первого D-триг- гера, вход первого блока задержки соединен с выходом D-триггера Буфер заполнен, выход третьего дешифратора подключен к установочным входам первого и второго D-триггера, выход первого элемента И соединен с входом третьего счетчика и первым входом второго регистра сдвига, вторые входы второго и третьего RS-триггеров подключены к соответствующим выходам второго дешифратора, выход пятого блока задержки подключен к первому входу первого элемента И, информационный вход второго D-триггера соединен с общей шиной, а выходы источника информации подключены к вторым входам второго регистра сдвига, выход которого соединен с первым входом второго мультиплексора, при этом выход второго блока задержки подключен к третьему входу первого регистра сдвига, первый и второй выходы первого дешифратора соединены соответственно с вторым входом первого RS-триггера и тактовым входом триггера Буфер заполнен, информационный вход которого соединен с общей шиной, выход

третьего блока задержки подключен к второму входу первого счетчика и первому входу первого RS-триггера, выход первого блока задержки соединен с первым входом

первого регистра сдвига, выход второго делителя частоты соединен с первым входом второго элемента И, второй вход и выход которого подключены соответственно к выходу третьего D-триггера и второму входу

0 второго мультиплексора, третий вход которого соединён с третьим входом первого мультиплексора и выходом пятого блока задержки, вход которого подключен к выходу второго D-триггера, тактовый вход

5 которого соединен с соответствующим выходом первого делителя частоты и первым входом второго делителя частоты, второй вход которого подключен к выходу первого мультиплексора и первому входу первого

0 элемента И, второй вход которого соединен с третьим входом второго делителя частоты, первый и второй входы второго элемента ИЛИ подключены соответственно к третье му и четвертому выходам первого дешифра5 тора, а вход усилителя является входом устройства, выходом которого является выход первого мультиплексора.

Недостатком известного устройства является низкая информативность сигнала го0 товности, передаваемого с помощью манипуляции количества бит в поле информации в виде дополнительного импульса, сопровождающего импульс синхронизации. Потребитель данных сам является источни5 ком служебной информации, в которой нуждается источник информации. Например, если потребителем является печатающее устройство, то его неготовность может быть вызвана как медленной работой печатаю0 щего механизма, так и отсутствием бумаги, электропитания, механической поломкой. В информации о такого рода отказах нуждается источник данных.

Цель изобретения - повышение пропу5 скной способности.

Поставленная цель достигается тем, что в устройство для передачи и приема информации, содержащее последовательно соединенные усилитель, вход которого

0 является входом устройства, фильтр нижних частот, формирователь прямоугольных импульсов, первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, второй вход которого и вход первого

5 блока задержки соединены с выходом триггера Буфер заполнен, первый вход которого соединен с вторым выходом первого дешифратора, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер. второй блок задержки.

первый регистр сдвига и блок потребителя информации, второй вход которого и второй вход первого регистра сдвига соединены с выходом первого блока задержки, выход тактового генератора соединен с первыми 5 входами второго счетчика и первого делителя частоты, первый, второй и третий выходы которого соединены соответственно с первым, вторым, третьим входами первого мультиплексора, выход которого является 10 выходом устройства и через формирователь коротких импульсов соединен с вторым входом первого делителя частоты, первый, второй выходы источника информации соединены соответственно с первым, вто- 15 рым входами второго регистра сдвига, третий вход которого соединен с выходом первого элемента И и входом третьего счетчика, второй выход второго дешифратора через последовательно соединенные тре- 20 тий RS-триггер и третий блок задержки соединен с первым входом первого D-триггера, третий и четвертый выходы первого дешиф- ратора.соединены с входами второго элемента ИЛИ, выход которого через 25 четвертый блок задержки соединен- с вторым входом первого D-триггера, выход формирователя прямоугольных импульсов соединен с вторыми входами второго счетчика, второго и третьего RS-триггеров и 30 третьим входом первого регистра сдвига, .второй выход источника информации соединен с вторым входом третьего счетчика, вы- - ход которого через третий дешифратор

соединен с третьим входом первого D-триг- 35 гера и первым входом второго D-триггера, второй вход которого и первый вход второго делителя частоты соединены с третьим выходом первого делителя частоты, выход второго D-триггера через пятый блок задержки 40 соединен с первым входом второго мультиплексора, четвертым входом первого мультиплексора, первым входом первого элемента И и вторым входом второго делителя частоты, третий вход которого, второй вход пер- 45 вого элемента И и первый вход третьего D-триггера соединены с выходом первого мультиплексора, выход второго регистра сдвига соединен с вторым входом второго мультиплексора, выход и третий вход кото- 50 рого соединены соответственно с пятым входом первого мультиплексора и выходом второго элемента И, первый, второй входы которого,соединены соответственно с выходом второго делителя частоты и выходом 55 третьего D-триггера, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего блока задержки соединен с вторыми входами первого счетчика и первого RS-триггера, первый выход блока потребителя информации соединен с вторым входом триггера Буфер заполнен, третий элемент И, введены четвертый, пятый, шестой D-триггеры и третий мультиплексор, причем второй выход блока потребителя информации соединен с первым входом четвертого D-триггера, второй вход и выход которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого дели-- теля частоты, а выход - с шестым входом первб го мультиплексора, выход третьего блока задержки соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом пятого D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера, первый, второй входы шестого D-триггера соединены соответственно с выходом формирователя прямоугольных импульсов и выходом второго блока задержки, а выход - с вторым входом пятого D-триггера.

Увеличение пропускной способности достигается благодаря тому, что введены четвертый, пятый, шестой D-триггеры и третий мультиплексор, причем второй выход блока потребителя информации соединен с первым входом четвертого D-триггера, второй вход и выхбд которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого делителя частоты, а выход - с шестым входом первого мультиплексора, выход третьего блока задержки соединен с первым сходом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом пятого D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера, первый, второй входы шестого О-триггера соединены соответственно с выходом формирователт грямоугольных импульсов и выходом второго блока задержки, а выход - с вторым входом пятого D-триггера.

На чертеже представлена структурная электрическая схема устройства,

Устройство для передачи и приема информации содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 прямоугольных импульсов,

первый счетчик 5, первый дешифратор 6, первый RS-триггер 7, D-триггер Буфер заполнен 8, первый элемент ИЛИ 9. первый блок 10 задержки, второй счетчик 11, второй дешифратор 12, второй RS-триггер 13, второй блок 14 задержки, третий RS-триггер 15, третий блок 16 задержки, потребитель 17 информации, четвертый блок 18 задержки, первый регистр 19 сдвига, первый D-триггер 20, первый элемент 21 И, второй элемент 22 ИЛИ, источник 23 информации, второй регистр 24 сдвига, первый делитель 25 частоты, первый мультиплексор 26, второй элемент 27 И, пятый блок 28 задержки, третий счетчик 29, третий дешифратор 3U, второй D-триггер 31, второй мультиплексор 32, третий D-триггер 33, второй делитель 34 частоты, формирователь 35 коротких импульсов, третий элемент И 36, а также четвертый, пятый и шестой D-триггеры 37, 38 и 39, третий мультиплексор 40, выход 41 и вход 42 ус-тройства.

Устройство для передачи приема информации работает следующим образом. Первый делитель 25 частоты, работающий от тактового генератора 1, формирует три последовательности импульсов разной длительности Т1, Т2, ТЗ, поступающие на вторые входы первого мультиплексора 26. Выходной сигнал последнего зависит от значения управляющихсигналов, действующих на его первом и третьем входах.

Формирователь 35 коротких импульсов вырабатывает последовательность импульсов, совпадающих по времени с отрицательными перепадами выходного сигнала. Этой последовательностью производится синхронизация счетчиков первого делителя 25 частоты для получения импульсов со скважностью 0,5.

Данные от источника 23 информации в параллельном коде записываются во второй регистр 24 сдвига . Строб сопровождения данных устанавливает в ноль третий счетчик 29. Очередным перепадом (отрицательным) с соответствующего выхода первого делителя 25 частоты второй D-триггер 31 устанавливается в состояние при котором сигнал с выхода пятого блока 28 задержки разрешает (через второй элемент 21 И) выполнение сдвига во втором регистре 24 сдвига и счет числа переданных бит третьим счетчиком 29. Кроме этого, на управляющих входах первого и второго мультиплексоров 26 и 32 устанавливается значение сигналов, обеспечивающих формирование импульсов длительностью Т1 иТ2 Далее происходит сдвиг по каждому заднему фронту импульсов с выхода первого мультиплексора 26 во втором регистре 24 сдвига В зависимости от

значения очередного бита формируется импульс длительностью Т1 или Т2 По окончании передачи происходит изменение значения сигнала на выходе третьего дешифратора 30 и установка второго D-тригге- ра 31 в состояние, обеспечивающее передачу импульсов синхронизации Прекращаются сдвиг информации во втором регистре 24 сдвига и счет числа импульсов

третьим счетчиком 29. Перед каждым импульсом синхронизации следует группа дополнительных информационных импульсов, количество которых (0 или 1) зависит от со: стояния третьего D-триггера 33, а длительность (И или Т2) - от состояния четвертого D-триггера 37, включенного к управляющему входу третьего мультиплексора 40. Для этого с помощью третьего мультиплексора 40 соответствующие выходы первого делителя 25 частоты подключаются к соответствующему входу первого мультиплексора 26.

Запись информации из второго выхода потребителя 17 информации в четвертый Dтриггер 37 происходит по заднему фронту импульса с выхода первого мультиплексора 26 Дпя увеличения пропускной способности устройства при формировании импульса синхронизации ТЗ второй делитель 34 частоты синхронизируется по переднему фронту сигнала с третьего выхода первого делителя 25 частоты. Благодаря этому груп- , па импульса синхронизации может состоять из одного импульса ТЗ Для (

продолжения передачи записываются новые данные из источника 3 информации во второй регистр 24 сдвига.

Входной аналоговый сигнал из линии связи через входной усилитель 2, фильтр 3

нижних частот и формирователь 4 прямоугольных импульсов поступает на блоки 5, 11,19. Импульс, поступающий на установочный вход счетчика 11, разрешает начать измерение его длительности путем подсчета

импульсов с выхода тактового генератора 1 В зависимости от длительности входных импульсов, с помощью дешифратора 12 устанавливаются в 1 триггеры 13 и 15. Если i длительность импульса ТЗ, то оба триггера

устанавливаются в 1, а еслиТ2 -то только триггер 13 По заднему фронту входного импульса происходит сдвиг данных в регистре 19 и запись значения последнего принятого бита в шестой .D-триггер 9. Необходимая

задержка обеспечивается блоком 14 задержки Одновременно происходит счет числа принятых бит счетчиком 5. Если приняты хотя бы два бита, то сигналом с второго выхода первого дешифратора 6 устанавливается в 1 первый триггер 7, что означает

Приемник занят. После приема всего поля данных с известным фиксированным числом бит изменяется состояние D-триггера Буфер заполнен. С помощью элемента ИЛИ 9 формируется сигнал К приему не готов, поступающий на информационный вход D-триггера 33. Он запоминается по заднему фронту импульса, поступающему на тактовый вход третьего D-триггера 33 с выхода первого мультиплексора 26. Сигнал Буфер заполнен с выхода D-триггера 8 через блок 10 задержки поступает на вход регистра 19, запрещая сдвиг в нем, Одновременно он поступает в блок 21 потребителя информации. После считывания данных из регистра 19 блок 21 устанавливает триггер 8 Буфер заполнен в исходное состояние.

При поступлении импульсов синхронизации передним фронтом импульса с выхода третьего блока 16 задержки выполняется сброс первого RS-триггера в О, установка в О первого счетчика 5 принятых бит, занесение сигнала готовности к приему в первый D-триггер 20. Последнее происходит лишь при отсутствии сигнала на установочном входе D-триггера 20 и соответствует завершению передачи данных Кроме того, при наличии сигнала на выходе блока 18 задержки (был принят дополнительный бит) передним фронтом импульса с выхода блока 16 задержки, поступающим через третий эле- мент И 36 на тактовый вход пятого D-триггера 38, выполняется запись значения дополнительного бита. Для этого информационный вход пятого D-триггера 38 подключен к выходу шестого D-триггера 39, выполняющего роль регистра сдвига, включенного параллельно регистру сдвига 19. С выхода пятого D-триггера 38 содержащаяся в дополнительном информационном импульсе информация, например, потребитель неисправен, поступает на второй вход источника 23 информации. Необходимая задержка сигналов синхронизации обеспечивается третьим 16 и четвертым 18 блоками задержки. Сигнал К передаче готов с выхода первого D-триггера поступает на первый вход источника 23 информации для занесения в регистр 1 новых данных в параллельном коде После окончания входного импульса (во время пазуы) происходит сброс RS-триггеров 13 и 15 и прекращение счета счетчиком 11.

Готовность у абонента, находящегося на приеме данных с линии связи, определяется по числу принятых дополнительных бит в поле сообщения при фиксированном числе бит в поле данных. Если число бит в поле данных 8 или 0 (при отсутствии информации), то при заданном числе дополнительных бит, равном единице, общее число бит в поле сообщения может быть следующим: О, 1, 8, 9, Соответственно информация о 5 количестве дополнительных бит, заносимая в первый D-триггер 20 через второй элемент ИЛИ 22, зависит от значения сигнала на соответствующих выходах дешифратора 6, Информация, содержащаяся в дополни- 0 тельном информационном импульсе, записывается с выхода шестого D-триггера 39 в пятый D-триггер 38. При этом запись про- исходит лишь в случае наличия дополнительного информационного импульса,

5 следующего вметете с импульсом синхронизации. Выбранное соотношение задержек блоков 16 и 18 и наличие третьегб элемента И 39 обеспечивают выделение, короткого тактирующего импульса, возникающего

0 лишь при поступлении комбинации дополнительного информационного импульса и импульса синхронизации. С выхода пятого D-триггера 38 информация поступает на второй вход источника 23 информации. В

5 качестве такой информации от потребителя может быть использован сигнал Повторить передачу, если потребителем обнаружена ошибка. Э. О повышает достоверность передачи и пропускную способность устройства,

0 так как повторяемся литЖ исксЬкенная часть информации в объеме одного поля.

В устройстве время задержки элемен- тов 10, 14, 16, 18 и 28 должно быть не менее времени задержки фронтов тактовых сигна5 лов на входах блоков, на которые они поступают. Время задержки элемента 18 должно превосходить в 2-4 раз время задержки на элементе 16. В общем случае задержка должна быть такой длительности, чтобы при

0 занесении в триггер или сдвиговый регистр сигнал на информационном входе начинал меняться лишь после окончания фронта импульса, выполняющего занесение. При рассмотрении работы устройства необходимо

5 учитывать задержки сигналов в каждом ( блоке,

Таким образом, предлагаемое устройство, в котором используется четвертый, пятый и шестой D-триггеры и третий

0 мультиплексор, позволяет повысить информативность сообщения и пропускную способность, что выгодно отличает предлагаемое устройство от прототипа.

5 Форму л а изобретения

Устройство для передачи и приема информации, содержащее последовательно соединенные усилитель; вход которого является входом устройства, фильтр нижних частот, формирователь прямоугольных импульсов, первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, второй вход которого и вход первого блока задержки соединены с выходом триггера Буфер заполнен, первый вход которого соединен с вторым выходом первого дешифратора, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер, второй блок задержки, первый регистр сдвига и блок потребителя информации, второй вход которого и второй вход первого регистра сдвига соединены с выходом первого блока задержки, выход , тактового генератора соединен с первыми входами второго счетчика и первого делителя частоты, первый, второй и третий выходы которого соединены соответственно с первым, вторым, третьим входами первого мультиплексора, выход которого является выходом устройства и через формирователь kopof ких импульсов соединен с вторым входом первого делителя частоты, первый, второй выходы источника информации соединены соответственно с первым, вторым входами второго регистра сдвига, третий вход которого соединен с выходом первого элемента И и входом третьего счетчика, второй выход второго дешифратора через последовательно соединенные третий RS-триггер и третий блок задержки соединен с первым входом первого D-триггера, третий и четвертый выходы первого дешифратора соединены с входами второго элемента ИЛИ, выход которого через четвертый блок задержки соединен с вторым входом первого D-триггера , выход фор- Й ир ователя прямоугольных импульсов соединен с вторыми входами второго счетчика, второго и третьего RS-триггеров и третьим входом первого регистра сдвига, второй выход источника информации соединен с вторым входом третьего счетчика, выход которого через третий дешифратор соединен с третьим входом первого D-триггера и первым входом второго D-триггера, второй вход которого и первый вход второго делителя частоты соединены с третьим выходом первого делителя частоты, выход второго D-трцггера через пятый блок задержки

соединен с первым входом второго мультиплексора, четвертым входом первого мультиплексора, первым входом первого элемента И и вторым входом второго делителя частоты, третий вход которого, второй

вход первого элемента И и первый вход

третьего D-триггера соединены с выходом

первого мультиплексора, выход второго ретистра сдвига соединен с вторым входом

второго мультиплексора, выход и третий вход которого соединены соответственно с пятым входом первого мультиплесора и выходом второго элемента И, первый, второй входы которого соединены соответственно

с выходом второго делителя частоты и выходом третьего D-триггера, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего блока задержки соединен с вторыми входами первого счетчика и

первого RS-триггера, первый выход блока

потребителя информации соединен с вторым входом триггера Буфер заполнен, третий элемент И, отличающееся тем, что, с целью повышения пропускной способности, введены четвертый, пятый, шестой D-триггеры и третий мультиплексор, причем второй выход блока.потребителя информации соединен с первым входом четвертого D-триггера, второй вход и выход

которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого делителя частоты, а выход - с шестым входом первого мультиплексора, выход третьего блока задержки соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом пятого D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера,

первый, второй входы шестого D-триггера соединены соответственно с выходом формирователя прямоугольных импульсов и выходом второго блока задержки, а выход - с вторым входом пятого D-триггера.

Изобретение относится к радиотехнике, к технике последовательной передачи данных методом широтно-импульсной майипуляции. Целью изобретений является повышение пропускной способности. Устройство для передачи и приема содержит приемник с блоками дискриминатора длительности импульсов и готовности к приему и передатчик с блоками логики формирователя импульсов и готовности передачи. В устройство введены три D-триггера и мультиплексор, введение которых позволяет получить вместе с квитируемым каналом передачи канал телеуправления, к 6торый возникает лишь в Моменты Времени, когда в нем появляется необходимость (когда устройство не готово к приему). 1 ил.