Устройство для управления резервированной вычислительной системой Советский патент 1992 года по МПК H05K10/00 G06F11/20 

Изобретение относится к вычислительной технике, а именно к параллельным вычислительным системам повышенной надежности.

Известна вычислительная система, со- держщая первый, второй и третий резервируемые процесссоры, информационные выходы которых через первый-, второй и третий коммутаторы вывода информации подключены к входам первого и второго модулей памяти, выходы которых через первый, второй и третий коммутаторы ввода информации подключены к информационным входам первого, второго и третьего резервируемых процессоров, контрольные выходы которых подключены к первому, второму и третьему выходам устройства управления соответственно, первая, вторая и третья группы выходов которого подключены к управляющим группам входов первого, второго и третьего резервируемых процессоров, а четвертая группа выходов - к груп- пе управляющих входов четвертого

коммутатора выхода информации, к первому, второму и третьему входам которого подключены информационные выходы первого, второго и третьего резервируемых процессоров, а первый и второй выходы четвертого коммутатора вывода информации подключены к первому и второму входам блока сравнения, выход которого подключен к четвертому входу устройства управления, пятый, шестой и седьмой выходы которого подключены к управляющим входам первых, вторых и третьих коммутаторов ввода и вывода информации, а пятая, шестая и седьмая группы входов устройства управления подключены к группам управляющих выходов первого, второго и третьего резервируемых восемнадцатого элемента И и третьим входам десятого и одиннадцатого элементов И, второй инверсный выход подключен к первому входу шестнадцатого элемента И к третьим входам седьмого и двенадцатого элементов И, третий инверсный выход подключен к первому входу сем(/

с

Х| СП

ел со ю о

-э

надцзтого элемента И и третьим входам восьмого и девятого элементов И к вторым входам шестнадцатого, семнадцатого и восемнадцатого элементов И подключены соответственно выходы четвертого, пятого и шестого элементов И, а выходы шестнадцатого семнадцатого и восемнадцатого элементов И подключены к первому, второму и третьему входам тринадцатого элемента ИЛИ соответственно, выход которого подключен к входам сдйига третьего и пятого регистров.

Недостатком известной вычислительной

машины является низкая достоверность обнаружения отказа процессоров, обусловленная жестким критерием обнаружения факта отказа каждого из резервируемых процессоров. Это делает невозможным учет индивидуальных особенностей каждого из ре зервируемых процессоров в отношении надежности его функционирования. Например, высокая интенсивность сбоев какого- либо из резервируемых процессоров повышает вероятность несовпадения результатов работы взаимопроверяемых процессоров, если указанный резервируемый процессор работает в паре Такая ситуация характеризуется высокой вероятностью ошибочного обнаружения отказа соответствующего резервируемого процессора, что является весомым аргументом против использования данной вычислительной системы.

Целью изобретения является повышение достоверности обнаружения отказа процессоров путем обеспечения возможности изменения критерия обнаружения отказа для каждого из резервируемых процессоров

Указанная цель достигается тем, что в устройство введена группа блоков обнаружения отказов, каждый из которых содержит регистр проверок, дешифратор проверок, регистр сдвига, регистр пороговых значений, регистр сдвига, сумматор-вы- читатель, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключены соответственно к входу записи и входу сдвига регистра сдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора проверок информационный вход которого подключен к выходу регистра проверок, выходы элементов И группы блока обнаружения отказа подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входом вычитания сумматора-вычитателя вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход - с первым информационным входом схемы сравнения, второй информационный вход

которого подключен к выходу регистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа подключен к

0 вторым входам соответствующих элементов ИЛИ третьей группы, выходы разрядов регистра хранения кодов назначения подключены к входам задания режима соответствующих блоков обнаружения от5 каза группы, входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к входам анализа блоков обнаружения отказа группы, причем в каж0 дом блоке обнаружения отказа группы входы анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задания режима

5 блока обнаружения отказа

На фиг 1 представлена схема резервированной вычислительной системы на фиг 2 - схема устройства управления; на фиг 3 - схема блока обнаружения отказа; на

0 фиг 4 - временные диаграммы работы устройства управления на фиг 5 - временные диаграммы работы блока обнаружения отказа

Резервированная вычислительная сис5 тема(фи 1) содержит первый второй и третий резервируемые процессоры 1, 2 и 3, информационные выходы которых через первый, второй и третий коммутаторы 4, 5 и б вывода информации подключены к входам

0 первого и второго модулей 7 и 8 памяти, выходы которых через первый, второй и третий коммутаторы 9, 10 и 11 ввода информации подключены к информационным входам резервируемых процессоров 1 2 и

5 3, контрольные выходы которых подключены к первому, второму и третьему входам 12, 13 и 14 устройства 15 управления, первая, вторая и третья группы выходов 16, 17 и 18 которого подключены к управляющим груп0 пам входов первого, второго и третьего резервируемых процессоров 1, 2 и 3, а четвертая группа выходов 19 подключена к группе управляющих входов четвертого коммутатора 20 вывода информации, пер5 вый, второй и третий входы которого подключены к информационным выходам первого, второго и третьего резервируемых процессоров 1, 2 и 3. а первый и второй выходы - к первому и второму входам блока 21 сравнения, выход которого подключен к

четвертому входу 22 устройства 15 управления, пятый, шестой и седьмой выходы 23,24 и 25 которого подключены к управляющим входам первых, вторых и третьих коммутаторов ввода 9, 10 и 11 и вывода 4, 5 и б информации, а пятая, шестая и седьмая группы входов 26, 27 и 28 устройства 15 управления подключены к группам управляющих выходов первого, второго и третьего резервируемых процессоров 1, 2 и 3.

Устройство управления (фиг.2) содержит счетчики 29, блоки 30 сравнения, первый регистр 31, элемент ИЛ 1/132 и 33. второй регистр 34, элемент ИЛИ 35, элемент И 36, первые входы 37 блоков 38 обнаружения отказа, их выходы 39, элементы ИЛИ 40, третий регистр 41, элемент И ЛИ 42, элемент И 43, четвертый регистр 44, подключенный выходом 45 к второму входу блоков 38 обнаружения отказа, элемент И 46, элемент ИЛИ 47, выход 48 которого подключен к третьим входам блоков обнаружения отказа, содержащих (фиг.З) регистр 49, дешифратор 50, элементы И 51, второй регистр 52, элементы И 53, 54, элемент ИЛИ 55, сумматор-вычита- тель 56, узел 57 сравнения и третий регистр 58 Позиции 59 - 85 обозначены соответствующие входы и выходы узлов устройства.

На временных диаграммах работы устройства управления (фкг 4) обозначены- 59, 60, 61 - сигналы об окончании выполнения очередной команды, поступающие соответственно от первого, второго и третьего резервируемых процессоров 1, 2 и 3 по первым шинам пятой, шестой и седьмой групп входов 26, 27. 28 устройства 15 управления; 62, 63 и 64 - сигналы об окончании выполнения очередного программного мо; дуля, поступающие соответственно от первого, второго и третьего резервируемых процессоров 1, 2 и 3 по вторым шинам пятой, шестой и седьмой групп входов 26, 27 и 28 устройства 15 управления (в качестве таких сигналов могут быть использованы, например, входные сигналы установки процессоров в исходное состояние перед началом выполнения очередного программного модуля); 65, 66, 67 - сигналы об окончании очередного такта работы соответственно первым, вторым и третьим резервируемым и процессорами 1, 2 и 3, формирующиеся на выходах соответственно первого, второго и третьего элементов И 32 устройства 15 управления; 68, 69, 70 - сигналы об обнаруже- нии отказа соответственно первого, второго и третьего резервируемых процессоров 1,2 и 3, формирующиеся на выходах соответственно первого, второго и третьего блоков 38 обнаружения отказа устройства 15 управления; 12,13, 14 - сигналы об отказах соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, поступающие от внутреннего контроля с контрольных

выходов процессоров, 71, 72, 73 - сигналы о неисправности соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, формирующиеся соответст0 венно на первом, втором и третьем выходах третьего регистра 41 устройства 15управле ния; 22 - сигналы несовпадения результатов работы взаимопроверяемых процессоров, поступающие от блока срае5 нения 21, 23, 24 и 25- сигналы управления первыми, вторыми и третьими ко мМутзтбра- ми ввода 9, 10. 11 и вывода 4, 5, 6 информации, поступающие на управляющие входы коммутаторовГ 74, 75, 76 - сигналы останова

0 первого, второго и третьего резервируемых процессоров 1, 2, 3 соответственно, поступающие по первым шинам первой, второй и третьей групп выходов 16, 17, 18 устройства 15 управления; 77, 78, 79 - сигналы пуска

5 соответственно первого, второго и третьего резервируемых процессоров 1, 2 и 3, поступающие по вторым шинам первой, второй и третьей групп выходов 16, 17 и 18 устройства 15 управления 80, 81, 82 - сигналы раз0 решения записи результатов в соответствующий модуль памяти первому, второму и третьему резервируемым процессорами 1, 2, 3 соответственно, поступающие по третьим шинам перЪбй, второй и третьей

5 групп выходов 16, 17. 18 устройства 15 управления соответственно.

На временных диаграммах работы блока обнаружения отказа (фиг.5) обозначены 48 - сигналы об окончании очередного такта

0 работы парой взаимопрове(5яемых процессоров, поступающие с выхода тринадцатого элемента ИЛИ 47 устройства 15 управления на третий вход блока 38 обнаружения отказа; 45 - сигналы, свидетельствующие о ра5 боте в паре соответствующего резервируемого процессо ра . поступающие с соответствующего прямого выхода четвертого регистра 44 на второй вход блока 38 обнаружения отказа; 37 - сигналы о несов0 падении результатов работы взаимопроверяемых процессоров, поступающие с выхода блока 21 сравнения на первый вход блока 38 обнаружения отказа; 83 - группа сигналов на выходах второго регистра 52

5 блока 38 обнаружения отказа, свидетельствующих о несовпадении регультатов работы соответствующего резервируемого процессора при работе его в паре с взаимопроверяемым в последних Ъ тактах парной работы; 84 - сигналы о несовпадении результатов работы взаимопроверяемых процессоров в текущем работы.

поступающие на вход сложения сумматора- вычитателя 56 с первого выхода второго регистра 52 блока 38 обнаружения отказа, 85 - сигналы о несовпадении результатов работы взаимопроверяемых процессоров в первом такте за пределами рассматриваемого интервала, поступающие на вход вычитания сумматора-вычитателя 56 с выхода элемента ИЛИ 55: 39 - сигналы об обнаружении отказа соответствующего резервируемого процессора, формируемые на выходе блока 38 обнаружения отказа.

Коммутатор 20 вывода информации предназначен для подключения к входам блока 21 сравнения информационных выходов пары взаимопроверяемых процессоров.

Счетчики 29 предназначены для подсчета числа команд, выполняемыхх в текущем такте работы каждым из резервируемых процессоров.

Регистр 31 предназначен для хранения эталонного числа команд, при превышении которого содержимым любого из счетчичов 29 на выходе соответствующего блока 30 сравнения формируется логическая 1, сигнализирующая о необходимости окончания текущего такта работы соответствующим процессором.

Регистр 34 предназначен для хранения состояния каждого из резервируемых процессоров. Логическая 1 в любом из разрядовозначаетнахождениесбответствующего процессора в режиме Останов, логический О указывает на занятость процессора решением задачи.

Блоки 38 обнаружения отказа предназначены для обнаружения отказа соответствующего резервируемого процессора в соответствии с заданным для него критерием путем анализа результатов работы соответствующегорезервируемогопроцессора в парах с другими резервируемыми процессорами в течение заданного числа тактов.

Регистр 41 предназначен для хранения информации об исправности резервируемых процессоров, логическая 1 в любом из его разрядов означает отказ соответствующего процессора.

Регистр 44 предназначен для назначения пары взаимопроверяемых процессоров в текущем такте контроля: участие любого из резервируемых процессоров в парной работе определяется наличием логической 1 в соответствующем разряде регистра.

Элемент И 46 и элемент ИЛИ 47 предназначены для определения момента начала нового такта контроля и формирование

сигнала об окончании очередного такта работы взаимопроверяемых процессоров

Регистр 49 предназначен для хранения кода числа тактов, в которых анализируется

работа в паре соответствующего резервируемого процессора.

Регистр 52 предназначен для хранения результатов работы в паре соответствующего резервируемого процессора в течение

0 последних п тактов.

Сумматор-вычитатель 56 предназначен для подсчета числа несовпадений результатов работы соответствующего резервируемого процессора с другим резервируемым

5 процессором при их работе в паре в течение заданного числа тактов.

Регистров предназначен для хранения кода заданного порогового числа несовпадения результатов работы соответствующе0 го резервируемого процессора с другим резервируемым проессором при их совместной работе.

Блок 57 сравнения предназначен для формирвания сигнала об отказе соответст5 вующего резервируемого процессора при равенстве содержимого сумматора-вычитания 56 содержимому регистра 58.

Работа системы состоит в том что ее функционирование разбивается на такты

0 активной защиты случайной длительности в связи с различными размерами программных модулей. В течение такта предусматривается выполнение числ-5 команд, не менее заданного. В каждом такте два процессора

5 работают в паре дублируя друг друга, а третий - независимо. По окончании такта результаты работы взаимопроверяемых процессоров сравниваются с целью контроля работоспособности процессоров и на

0 следующий такт назначается новая пара процессоров При это запись результатов е модули памяти производят свободный процессор и процессор, работающий в паре повторно. При несовпадении результатов

5 работы любого из процессоров с результатами работы остальных заданное число раз за определенное число тактов делается вывод об отказе процессора и необходимости его останова. При выходе из строя хотя бы

0 одного процессора система функционирует только со встроенным контролем.

Устройство управления резервированной вычислительной системой работает следующим образом.

5 В иходном состоянии все резервируемые процессоры 1, 2 и 3 исправны и функционируют. При этом в регистрах 34 и 41 записан код 000, а в регистре 44 - код ООГ. На выходе 23 устройства 15 управления формируется логический О, размещающий подключение процессора 1 для решения задач первого модуля 7 памяти (сигнал 23), а на выходах 24 и 25 устройства 15 управления формируется логическая 1, разрешающая подключение процессорное 2 и 3 для решения задач второго модуля 8 памяти (сигналы 24 и 25). Эти же сигналы поступают на группу выходов 19 устройства 15 управления, обеспечивая передачу коммутатором 20 вывода информации результа- тов работы взаимопроверяемых процессоров 2 и 3 на входы блока 21 сравнения. На третьих шинах групп выходов 16 и 17 устройства 15 управления формируются логические 1, разрешающие процессорам 1 и 2 запись результатов в модули 7 и 8 памяти (сигналы 80 и 81), а на третьей шине группы выходов 18 устройства 15 управления формируется логически О, запрещающий процессору 3 запись результатов в соответствии модуль памяти (сигнал 82).

В процессе работы от процессора 1, 2, 3 по первым шинам групп входов 26, 27. 28 соответственно на счетные входы первого, второго, третьего счетчиков 29 поступают сигналы, свидетельствующие об окончании выполнения очередной команды соответствующим процессором и увеличивающие содержимое счетчиков 29 на единицу (сигналы 59, 60, 61). 8 случае равенства содержимого любого из счетчиков 29 коду в регистре 31 на выходе соответствующего блока 30 сравнения формируется логическая 1, поступа- кж(ая на первый вход соответствующего элемента И 32. При поступлении на второй вход этого же элемента И 32 сигнала окончания очередного программного модуля от процессора (сигналы 62, 63, 64) на выходе данного элемента И 32 вырабатывается логическая Г, сигнализирующая об окончании текущего такта работы соответствующим процессором (сигналы 65, 66, 67).

По окончании текущего такта работы первым процессором 1 в первый разряд регистра 34 записывается логическая Г, а на первой шине группы выходов 16 устройства 15 управления сформируется логическая 1 (сигнал 74), вызывающая останов первого процесора 1.

Логические 1 на первом выходе регистра 34, на выходе четвертого элемента ИЛИ 35 и на первом инверсном выходе регистра 41 обеспечивают формирование логической 1 на выходе четвертого элемента И 36 (сигнал 77), вызывающий пуск первого процессора 1 и запись логического О в первый счетчик 29 и в первый разряд регистра 34

По окончании текущего такта работы вторым и третьим процессорами 2 и 3 (сигналы 66 и 67) во второй и третий разряды регистра 34 записываются логические 1.

На первых шиках выходов 17 и 18 устройства 15 управления устанавливаются логические 1 (сигналы 75 и 76), вызывающие останов второго и третьего прйцессдров 2 и 3. Логические 1 на втором выходе регист0 ра 34, на выходе элемента ИЛИ 35 и на инверсном выходе р егисТра 41 обеспечивают логическую 1 на выходе соответствую- щего элемента И 36 (сигнал 78), вызывающую пуск второго процессора 2 и

5 запись логического О во второй счетчик 29 и во второй разряд регистра 34. Логический О на выходе шестого элемента ИЛИ 35 обеспечивает логический О на выходе шестого элемента И 36 (сигнал 79), в связи с

0 чем процессор 3 не продолжает работу, а остается в режиме останова.

В случае несовпадения результатов работы процессоров 2 и 3 сигнал с блока 21 сравнения поступает на вход 22 устройства

5 15 управления и на первые входы 37 блоков 38 обнаружения отказа (сигнал 22).

По окончании текущего такта работы первым процессором 1 в первый разряд регистра 34 записывается логическая 1м (сиг0 нал 65) На первой шине группы выходов 16 устройства 15 управления формируется логическая 1 (сигнал 74), вызывающая останов процессора 1. Логические 1 на первом и третьем выходах регистра 34, на выходах

5 четвертого и шестого элементов ИЛИ 35, на первом и третьем инвердных выходах регистра 41 обеспечивают логические 1 на выходах четвертого и шестого элементов И 36 (сигналы 77, 79), вызывающие пуск процес0 соров 1 и 3 и запись логических О в первый и третий разряды регистра 34 и в первый и третий счетчики 29.

Логические 1 на выходе шестого элемента И 36 и на первом инверсном выходе

5 регистра 44 обеспечивают формирование логической Г на выходе двенадцатого элемента И 46 и на выходе тринадцатого элемента ИЛИ 47, вызывающей сдвиг содержимого регист0а 44 и поступающей на

0 третьи входы 48 блоков 38 обнаружения отказа. При этом содержимое регистра 44 становится равным коду 101. На выходах 23 и 25 устройства 15 управления формируются логические 1, разрешающие подключе5 ние процессоров 1 и 3 для решения задач второго модуля 8 памяти (сигналы 23,25), на выходе 24 устройства 15 управления формируется логический О, разрешающий подключение процессора 2 для решения задач первого модуля 7 памяти (сигнал 24). Эти же

сигналы-поступают на четвертую группу выходов 19 устройства 15 управления, обеспечивая передачу коммутатором 20 вывода информации результатов работы взаимопроверяемых процессоров 1 и 2 на входы блока 21 сравнения. На третьих шинах групп выходов 17 и 18 устройства 15 управления формируются логические 1 (сигналы 81. 82), разрешающие процессорам 2 и 3 запись результатов в модули памяти, а на третьей шине группы выходов 16 устройства 15 управления формируется логический О (сигнал 80), запрещающий процессору 1 запись результатов в соответствующий модуль памяти.

В случае поступления от процессора 2 на второй вход 13 устройства 15 управления сигнала об отказе, выработанного системой аппаратурного контроля (сигнал 13), на выходе восьмого элемента ИЛИ 40 сформируется логическая 1. которая запишется во второй разряд регистра 41.

На первой шине группы выходов 17 устройства 15 управления установится логическая Г (сигнал 75). вызывающая останов второго процессора 2. Логический О на втором инверсном выходе регистра 41 блокирует появление логических 1 на выходе пятого элемента И 36 {сигнал 78), запрещая тем самым пуск процессора 2 и запись логического О во второй разряд регистра 34 и во второй счетчик 29, и на выходе восьмого элемента И 42 (сигнал 81), запрещая тем самым процессору 2 запись результатов в соответствующий модуль памяти.

В случае поступления от процессора 3 на третий вход 14 устройства 15 управления сигнала об отказе, выработанного системой аппаратурного контроля (сигнал 14). на выходе девятого элемента ИЛИ 40 сформируется логическая 1, которая запишется в третий разряд регистра 41. Логическая Г на третьем инверсном выходе регистра 41 приведет к появлению логического О на выходе девятого элемента И 43, запрещающего третьему процессору 3 запись результатов работы в соответствующий модуль памяти (сигнал 82). и логического О на выходе шестого элемента И 36, запрещающего пуск третьего процессора 3 и установку в О третьего разряда регистр 34 (сигнал 79). Логические 1 на третьем прямом выходе регистра 41 и на первом инверсном выходе регистра 41 обеспечивают формирование на выходе седьмого элемента И 43 логической 1, разрешающей процессору 1 запись результатов в соответствующий модуль памяти (сигнал 80).

По окончании первым процессором 1 текущего такта работы в первый разряд

регистра 34 запишется логическая 1. На первой шине группы выходов 17 устройства 15 управления сформируется логическая 1 (сигнал 74), вызывающая останов процессора 1. Логические 1 на первом инверсном выходе регистра 41. на втором выходе регистра 34 и на первом выходе регистра 34 обеспечивают формирование логической 1 на выходе четвертого элемента И Зб(сиг0 нал 77), разрешающей пуск первого процессора 1. Логические 1 на выходе четвертого элемента И 36 и на втором инверсном выходе регистра 44 обеспечивают формирование логической Г из выходе тринадцатого

5 элемента И 47, вызывающей сдвиг содержимого регистра 44, в связи с чем на пятом и шестом выходах 23 и 24 устройства 15 управления сформируются логические 1 (сигналы 23 и 24), а на седьмом выходе 25

0 устройства 15 управления сформируется логический О (сигнал 25).

Пусть в регистре 44 хранится код 110. Тогда при завершении текущего такта работы третьим процессором 3 в третий разряд

5 регистра 34 записывается логическая 1, а в первой шине группы выходов 18 устройство 15 управления сформируется логическая 1 (сигнал 76), вызывающая останов третьего процессора 3

0 Логические 1 на третьем выходе регистра 34, на выходе шестого элемента ИЛИ 35 и на третьем инверсном выходе регистра 41 обеспечивает формирование логической 1 на выходе шестого элемента И 36 (сигнал

5 79), вызывающей пуск третьего процессора 3 и запись логического О в третий счетчик 29 и в третий разряд регистра 34.

По окончании текущего такта работы первым и вторым процессорами 1 и 2 (сиг0 налы 65 и 66) в первый и второй разряды регистра 34 записываются логические 1. На первых шинах выходов 16,17 устройства 15 управления установятся логические 1 (сигналы 74, 75). вызывающие останов пер5 вого и второго процессоров 1 и 2. В случае несовпадения результатов работы процессоров 1 и 2 сигнал от блока 21 сравнения поступит на вход 22 устройства 15 управления и на первые входы 37 блоков 38 обнару0 жения отказа (сигнал 22. При превышении заданного числа несовпадений результатов работы в парах, в состав которых входил второй процессор 2, на выходе второго блока 38 обнаружения отказа сформируется ло5 гическая 1. которая поступит во второй разряд регистра 41 (сигнал 69), свидетельствуя о неисправности второго процессора 2. Логический О на втором инверсном выходе регистра 41 обеспечит формирование логического О на выходе пятого элемента И

36, запрещая тем самым пуск второго процессора 2 (сигнал 78). Логический О на выходе пятого элемента И 36 обеспечивает формирование логического О на выходе одиннадцатого элемента И 46, а следовательно, и на выходе тринадцатого элемента ИЛИ 47, запрещая тем самым сдвиг содержимого регистра 44.

Логические 1 на первом инверсном выходе регистра 41, на втором выходе регистра 34 и на первом выходе регистра 34 обеспечат формирование логической 1 на выходе четвертого элемента И 36, разрешая пуск первого процессора 1 (сигнал 77).

Таким образом, первый и третий процессоры 1 и 3 продолжают работать независимо друг от друга, решая задачи только собственных модулей памяти и только со встроенным контролем.

Блок обнаружения отказа функционирует следующим образом.

В исходном состоянии в регистре 49 содержится код числа сравнений результатов работы взаимопроверяемых процессоров, определяющий длину интервала анализа (например, 3), в регистре 58 содержится код порогового числа несовпадений результатов работы в парах, при достижении которого на интервале анализа фиксируется факт отказа (например, 2) в регистре 52 содержится кодО. свидетельствующий об отсутствии несовпадений результатов работы в парах в течение последних тактов, в сумматоре-еычитателе содержится код О, свидетельствующий об отсутствии несовпадений результатов работы в парах на интервале анализа. На третьем выходе дешифратора 50 формируется логическая 1, а на остальных выходах дешифратора 50 формируются логические О, в связи с чем на выходе четвертого из элементов И 51 формируется содержимое четвертого разряда регистра 52. а на выходах остальных элементов И 51 формируются логические О, что ведет к формированию на выходе элемента ИЛИ 55 содержимого четвертого разряда регистра 52.

В момент начала очередного такта контроля на вход 48 блока 38 обнаружения отказа поступает логическая 1 с выхода тринадцатого элемента ИЛИ 47 устройства 15 управления (сигнал 48), на вход 45 блока 38 обнаружения отказа поступает сигнал с соответствующего прямого выхода регистра 44 устройства управления 15 (сигнал 45), который равен логической 1 в случае работы соответствующего процессора в паре и равен логическому О в противном случае, на вход 37 блока 38 обнаружения отказа поступает сигнал от блока 21 сравнения,

который равен логической 1 в случае несовпадения результатов работы взаимопроверяемых процессоров и равен логическому О в противном случае. Таким образом, по

еле окончания работы соответствующего процессора в паре происходит сдвиг содержимого регистра 52 под воздействием логической 1 на выходе второго элемента И 53, а признак несовпадения результатов рабо0 ты взаимопроверяемых процессоров записывается в первый разряд регистра 52 с выхода третьего элемента И 54,

В случае совпадения результатов работы рассматриваемого резервируемого про5 цессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический О и его содержимое останется равным 0000...О (сигналы 83), а содержимое суммэ0 тора-вычитателя 56 не изменится.

В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый раз5 ряд регистра 52 запишется логическая 1 и его содержимое станет равным 100, О (сигналы 83), а содержимое сумматорз-вы- читателя 56 станет равным 1, так как на вход сложения сумматора-вычитателя 56 посту0 пит логическая Г с первого выхода регистра 52 (сигнал 84).

В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре

5 резервируемого процессора в первый разряд регистра 52 запишется логический О и его содержимое станет равным 0100 . О (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится.

0 В случае совпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логический О и

5 его содержимое станет равным 0010. О (сигналы 83), а содержимое сумматора-вычитателя 56 не изменится

В случае несовпадения результатов работы рассматриваемого резервируемого

0 процессора и работавшего с ним в паре резервируемого процессора в первый разряд регистра 52 запишется логическая 1 и его содержимое станен равным 1001 1 (сигналы 83), а содержимое сумматора-вы5 читателя 56 не изменится, так как на вход сложения сумматора-вычитателя 56 поступит логическая Г с первого выхода регистра 52 (сигнал 84), а на вход вычитания сумматора-вычитателя 56 поступит логическая 1 с четвертого выхода регистра 52.

В случае несовпадения результатов работы рассматриваемого резервируемого процессора и работавшего с ним в паре резервируемого процессора в первый раз- рчд регистра 52 запишется логическая 1 и его содержимое станет равным 1100...О (сигналы 83), а содержимое сумматора-вы- читателя 56 станет равным 2, так как на вход сложения сумматора-вычитателя 56 поступит логическая 1 с первого выхода регист- ра 52 (сигнал 84), что приведет к совпадению содержимого сумматора-вычитателя 56 и регистра 58, вследствие чего на выходе блока 57 сравнения, а следовательно, и на выходе 39 блока 38 обнаружения отказа сформируется логическая 1, свидетельствующая об обнаружении отказа соответствующего резервируемого процесса (сигнал 39).

Формулаизобретения

Устройство для управления резервированной вычислительной системой, содержащее группу счетчиков числа команд, группу схем сравнения, регистр хранения эталонного кода, регистр хранения кодов состоя- ния процессоров, регистр хранения кодов исправности процессоров, регистр хранения кодов назначения, первую - четвертую группы элементов И, первую - четвертую группы элементов ИЛИ и элемент ИЛИ, счетные входы счетчиков числа команд группы являются входами устройства для подключениявыходовсигналоввычислительной системы окончания выполнения команды, выходы счетчиков числа ко- манд группы подключены к первым входам схем сравнения группы, вторые входы которых подключены к выходу регистра хранения эталонного кода, а выходы - к первым входам элементов И первой группы, вторые входы которых подключены к входам устройства для подключения выходов окончания программных модулей вычислительной системы, выходы элементов И первой группы соединены с первыми входами элемен- тов ИЛИ первой группы, выходы которых являются выходами останова устройства, а также подключены к входам установки в 1 соответствующих разрядов регистра хранения кодов состояния процессоров, выходы разрядов которых подключены к первым входам соответствующих элементов И второй группы и первым входам предыдущих по номеру элементов ИЛИ второй группы, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ второй группы, а выходы являются выходами сигналов запуска устройства и подключены к входам сброса счетчиков числа команд группы, регистра хранения кода состояния

процессоров и первым входам элементов И третьей группы, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого подключен к входу сдвига регистра хранения кодов назначения, инверсные разрядные выходы которого подключены к вторым входам элементов И третьей группы, а прямые выходы - к первым входам элементов ИЛИ четвертой группы, вторым входам элементов ИЛИ второй группы и являются выходами переключения устройства, первые входы элементов ИЛИ третьей группы подключены к группе входов отказа устройетва. а выходы элементов ИЛИ третьей группы подключены к входам установки регистра хранения кодов исправности процессоров, прямые разрядные выходы которого соединены с вторыми входами соответствующих элементов ИЛИ первой группы, и последующими элементами ИЛИ четвертой группы, инверсные разрядные выходы регистра хранения кодов исправности процессоров подключены к третьим входам элементов И второй группы и первым входам элементов И четвертой группы, вторые входы которых подключены к выходам элементов ИЛИ четвертой группы, э выходы элементов И четвертой группы являются выходами разрешения записи устройства, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введена группа блоков обнаружения отказов, каждый из которых содержит регистр проверок, дешифратора проверок, регистр сдига, регистр пороговых значений, регистр сдвига, сумматор-вычита- тель, схему сравнения, группу элементов И, элемент ИЛИ, первый и второй элементы И, выходы которых подключены соответственно к входу записи и входу сдвига регистра сдвига, выходы разрядов которого подключены к первым входам элементов И группы блока обнаружения отказа, к вторым входам которых подключены выходы дешифратора проверок, информационный вход которого подключен к выходу регистра проверок, выходы элементов И группы блока обнаружения отказа подключены к соответствующим входам элемента ИЛИ, выход которого соединен с входом вычитания сумматора-вычитателя, вход сложения которого соединен с выходом первого разряда регистра сдвига, а выход - с первым информационным входом схемы сравнения, второй информационный вход которой подключен к выходу регистра пороговых значений, а выход схемы сравнения является выходом отказа блока обнаружения отказа группы, причем выходы отказа блоков обнаружения отказа группы подключены к вторым входам соо.тветствующих элементов ИЛИ третьей группы, выходы разрядов регистра хранения кодов назначения подключены к входам задания режима соответствующих блоков обнаружения отказа группы, входы взаимопроверок которых соединены с одноименным входом устройства, а выход элемента ИЛИ устройства подключен к

входам анализа блоков обнаружения отказа группы, причем в каждом блоке обнаружения отказа группы входы анализа и взаимопроверок подключены к первым входам соответственно первого и второго элементов И, вторые входы которых соединены с входом задания режима блока обнаружения отказа

Использование: в параллельных вычислительных системах повышенной надежности Сущность: устройство содержит 1 группу счетчиков числа команд. 1 группу схем сравнения, 1 регистр хранения эталонного кода, 4 группы элементов И, 4 группы элементов ИЛИ, 1 элемент ИЛИ, 1 регистр хранения кодов состояния процессоров, 1 регистр хранения кодов исправности процессоров, 1 регистр хранения кодов назначения, 1 группу блоков обнаружения отказов, группу входов отказа, вход взаимных проверок, выходы сигналов запуска, выходы переключения, выходы разрешения записи 5 ил.

тящуттгмр.

Фаг2 .

- fl

- -г H-J

зг

пА

-4;К

52

49

50

Sollllim IIHIHI НИИПИПНПП II fi I i I I t 1L

(n -

ffllU HMIII llll lttl|l|l| 631 I II

6ftl I

69l

/jjL

781I

fi/lI

бН| i и ii 1111 I I

701

M|

751

l

2||

3|

p Lzzzz l--

Фиг 4

51,

5/s

56

tt

57

55

ФигЗ

IIHIIIIIIIIIHI ПЦ1

-JI

lintilliiiniL

L

-+t

+-t

-+.t

t

-.Ј

.t

,+ t

-.

.

e

«

;t -t,t - ,.f

j M

-/ + t -.t ч-t.

- -

37 II1II.. t

Afllli HIMI ..

45 I I Is 1L I

S41 , t

85 |I t

&3,lГ 1 I d

83,|пг : t

Ј3,1ПЗ. i

S5,. t

535ii : t

«„I

39 LL

0i/a 5