Устройство для обучения основам вычислительной техники Советский патент 1992 года по МПК G09B23/18 

Изобретение относится к учебно-лабораторному оборудованию и может быть использовано в учебном процессе, а также при моделировании и отладке дискретных устройств, построенных на интегральных микросхемах.

Известно устройство для обучения основам вычислительной техники, содержащее пульт оператора-, состоящий из генератора .одиночных импульсов, генератора непрерывной последовательности импульсов, переключателя рода работ, генератора нуля, управляющей клавиатуры и блока триггеров, блок индикации, коммутатор, наборное поле, модули логических элементов, состоящие из двух коммутаторов, логических элементов и блока индикации, модули триггеров, состоящие из двух коммутаторов, элемента памяти, индикаторов и блока прогнозирования, состоящего из инвертора, двух элементов И и элемента ИЛИ.

Недостатком такого устройства являются низкие дидактические возможности за

счет отсутствия идентификации гоночных ситуаций в логическом преобразователе при моделировании дискретных устройств. Известно также устройство для обучения основам вычислительной техники, содер мзщее пульт оператора, блок предъявления информационных (внешних входных сигналов), коммутатор, наборное поле, логические элементы и блоки памяти. Пульт оператора содержит генератор одиночных импульсов, генератор последовательности импульсов, генератор нуля, переключатель, элемент И, управляющую клавиатуру; регистр, блок контроля гонок элементов памяти, содержащий коммутатор, группу элементов сложения по модулю 2, первый и второй индикаторы, блок постоянной памяти, переключатель, триггер, генератор непрерывной последовательности импульсов, элемент И и блок звуковой сигнализации. Логический элемент содержит два коммута- .тора. логический узел, индикатор. Блок памяти содержит два коммутатора, элемент памяти, два индикатора и узел прогноЗиросл

VI ОЭ

-.л

сь ю ю

вания, содержащий инвертор, два элемента И, элемент ИЛИ.

Недостатком такого устройства являются низкие дидактические возможности за счет отсутствия идентификации гоночных ситуаций логического преобразователя при моделировании дискретных устройств.

Наиболее близким к изобретению является устройство для обучения основам вычислительной тёхШки, содержащее пульт оператора, блок предъявления информации (внешних входных сигналов), коммутатор, наборное поле, логические элементы, блоки памяти и блоки контроля гонок логического преобразователя. Пульт оператора содержит генераторы непрерывной последовательности импульсов, генератор нуля, переключатель, первый и второй элементы И, узел звуковой сигнализации, коммутатор, элемент ИЛИ,триггер, управляющую клавиатуру, регистр и блок контроля гонок эле- ментов памяти, содержащий коммутатор, группу элементов сложения по модулю 2, индикатор, узел постоянной памяти, переключатель, триггер и индикатор. Логический элемент содержит первый и второй коммутаторы, логический узел и индикатор. Блок памяти содержит первый и второй коммутаторы, элемент памяти, первый и второй индикаторы и узел прогнозирования, содержащий инвертор, первый и второй элементы И и элемент ИЛИ. Блок контроля гонок логического преобразователя с.одержит первый и второй коммутаторы, первый, второй и третий триггеры, переключатель, элемент И, элемент И-НЕ и индикатор, причем первый выход пульта оператора соединен с соответствующими входами блока предъявления информации и наборного поля, второй выход - с соответствующим входом наборного поля, а выходы группы - с соответствующими входами группы блока предъявления информации и с соответствующими входами первой группы наборного поля, входы группы пульта оператора являются соответствующими входами первой группы устройства, входы второй и третьей групп и выходы первой и второй групп наборного поля являются соответствующими входами и выходами устройства, входы первого коммутатора являются соответствующими входами первой группы устройства, входы группы элемента ИЛИ соединены с соответствующими выходами первого коммутатора, а выход - с третьим выходом пульта оператора, единичный вход триггера подключен к выходу элемента ИЛ И, нулевой вЩД - к чё7Ґёртд м у выходу пульта оператора, а нулевой и единичный выходы - к первому ч второму входу пульта оператора,

соответственно, входы второго коммутатора являются соответствующими входами пятой группы устройства, выходы третьего коммутатора являются соответствующими

выходами третьей группы устройства, первые входы элементов И соединены с выходами соответствующих переключателей, единичные входы первой группы триггеров подключены к соответствующим выходам

0 второго коммутатора, а нулевые входы - к выходам соответствующих элементов И, нулевые входы второй группы триггеров соединены с единичными выходами соответствующих триггеров первой группы,

5 единичные входы - с нулевыми выходами соответствующих триггеров первой группы, первые входы элементов И-НЕ подключены1 к единичным выходам соответствующих триггеров второй группы, а вторые входы 0 к нулевым выходам соответствующих триггеров второй группы и вторым входам соответствующих элементов И, установочные входы третьей группы триггеров соединены с соответствующими выходами второго ком5 мутатора, а синхровходы - с выходами соответствующих элементов И-НЕ, входы ограничительных элементов подключены к входу высокого уровня напряжения устройства, а выходы - к информационным входам

0 соответствующих триггеров третьей груп- пы, выходы которых соединены с соответствующими входами третьего коммутатора и входами соответствующих индикаторов. Недостатком такого устройства являют5 ся низкие дидактические возможности за счет отсутствия идентификации гоночных ситуаций типа риск в нуле в логическом преобразователе при моделировании дискретных устройств.

0 Этот недостаток обусловлен следующими обстоятельствами.

Технические средства прототипа позволяют фиксировать гоночные ситуации типа риск в единице в логическом преобразо5 вателе. Однако в моделируемом дискретном устройстве могут возникать гоночные ситуации типа риск в нуле.

Тогда для фиксирования гоночных ситуаций обоих типов возможны две ситуации:

0 1. По количеству блоков прототипа контроля гонок типа риск в единице в логическом преобразователе на наборном поле необходимо разместить и собрать в схему аналогичное количество блоков контроля го5 нок типа риск в нуле, с состав которых дополнительно вводится элемент НЕ. Однако при этом существенно увеличиваются аппаратурные затраты.

2. В каждый из блоков прототипа контроля гонок типа риск в единице дополнительно вводятся переключатель и элемент НЕ, позволяющие фиксировать блоком гоночные ситуации типа риск в нуле. Но тогда обучаемый должен дважды проводить проверки синтезированного дискретного устройства, выполняя три операции:

-анализ гоночной ситуации типа риск в единице ;

-подключение на каждом из блоков контроля гонок логического преобразователя элемента НЕ в цепь полезного сигнала;

-анализ гоночных ситуаций типа риск в нуле.

В этом случае существенно вырастает время анализа работоспособности синтезированного обучаемых дискретного автомата и снижаются дидактические возможности устройства.

Целью изобретения является расширение дидактических возможностей устройства.

Поставленная цель достигается тем, что в известное устройство для обучения основам вычислительной техники, содержащее пульт оператора, первый выход которого соединен с соответствующими входами наборного поля и блока предъявления информации, второй выход, выходы первой группы и входы первой и второй групп, соответственно - с входом наборного поля, входами первой группы наборного поля и входами группы блока предъявления информации и соответствующими выходами наборного поля, переключатели, первые и вторые коммутаторы, триггеры первой группы, выходы которых соединены с входами соответствующих индикаторов первой группы, и вторую группу триггеров, согласно изобретению введены группа элементов НЕ, первая и вторая группа элементов задержки, группа элементов ИЛИ и вторая группа индикаторов, входы которых соединены с выходами соответствующих триггеров второй группы и первыми входами соответству- ющих элементов ИЛИ, вторые входы которых подключены к выходам соответствующих триггеров первой группы, а выходы - к соответствующим входам второго коммутатора, выходы первого коммутатора соединены со входами соответствующих переключателей, выходы которых подключены ко входам соответствующих элементов НЕ, соответствующих элементов задержки первой группы и к нулевым входам соответствующих триггеров первой группы, единичные входы которых соединены с выходами соответствующих элементов задержки первой группы и с входами соответствующих элементов задержки второй группы, нулевые входы триггеров второй

группы подключены к выходам соответствующих элементов НЕ, а единичные входы - к выходам соответствующих элементов задержки второй группы.

5На фиг. 1 изображена функциональная

схема предлагаемого устройства для обучения основам вычислительной техники. На фиг. 2 изображены временные диаграммы работы блока контроля гонок элементов па0 мяти. На фиг. 3 приведены временные диаграммы работы блока контроля гонок логического преобразователя, фиксирующего гонки типа риск в единице. На фиг. А изображена функциональная схема логиче5 ского преобразователя, синтезированного обучаемым и имеющая гоночную ситуацию типа риск в единице. На фиг. 5 представлена временная диаграмма возникновения гонок типа риск в единице в логическом

0 преобразователе, синтезированном обучаемым. На фиг. б приведены временные диаграммы работы блока контроля гонок логического преобразователя, фиксирующего гонки риск в нуле. На фиг. 7 изобра5 жена функциональная схема логического преобразователя, синтезированного обучаемым и имеющая гоночную ситуацию типа риск в нуле. На фиг. 8 представлена временная диаграмма возникновения гонок

0 типа риск в нуле в логическом преобразователе, синтезированном обучаемым.

Устройство для обучения основам вычислительной техники содержит пульт 1 оператора, блок 2 предъявления информа5 ции (внешних входных сигналов), коммутатор 3, наборное поле 4, логические элементов 5, блоки 6 памяти и блоки 7 контроля гонок логического преобразователя. Пульт 1 содержит генератор 8 одиноч0 ных импульсов, генераторы 9, 10 (непрерывной последовательности импульсов), генератор 11 (нуля), переключатель 12, элементы 13,14 И, узел 15 звуковой сигнализации, коммутатор 16, элемент 17 ИЛИ,

5 триггер 18, управляющую клавиатуру 19, регистр 20 и блок 21 контроля гонок элементов памяти.

Блок 21 содержит коммутатор 22, группу элементов 23 сложения по модулю

0 2, индикатор 24, блок 25 постоянной памяти, переключатель 26, триггер 27 и индикатор 28.

Логический элемент 5 содержит коммутатор 29, логический узел 30, индикатор 31

5 и коммутатор 32.

Блок 6 содержит коммутатор 33, элемент 34 памяти, коммутатора 35, индикатор 36, 37 и узел 38 прогнозирования. Узел 38 содержит инвертор 39, элементы 40, 41 И и элемент 42 ИЛИ. Индикаторы 36, 37 конструктивно объединены в узел 43 индикации, а элементы 23 - сумматор 44.

Блок 7 содержит коммутаторы 45, 46, триггеры 47,48, переключатель 49, первый 50 и второй 51 индикаторы, элемент 52 НЕ, первый 53 и второй 54 элементы задержки и элемент 55 ИЛИ. Коммутаторы 3, 16. 22 конструктивно размещены на наборном поле 4.

Пульт 1 оператора предназначен для управления работой устройства для обучения основам вычислительной техники и контроля гонок элементов памяти при решении задач безгоночного кодирования и конструктивно выполнен в виде пластикового корпуса.

Блок 2 предъявления информации предназначен для отображения только входных сигналов и сигналов синхронизации, т.е. внешних входных сигналов моделируемых конечных автоматов, и может быть выполнен, например, на светодиодах АЛС102.

Коммутатор 3 предназначен для коммутации входных сигналов и сигналов синхронизации и может быть выполнен, например, на контактах штепсельных разъемов.

Наборное поле 4 предназначено для размещения и подачи питания на блоки 5, 6, 7 и может быть реализовано на контактах штепсельных разъемов, к которым подключаются вилки его блоков.

Логические элементы 5 предназначены для размещения коммутаторов 29, 32, логических узлов 30 и индика1 эров 31 и конструктивно выполнены в виде пластикового корпуса, снабженного кроме контактов входного и выходного полей клеммами подачи питания, с помощью которых и производится установка их на наборное поле 4, имеющее специальные гнезда. На верхней крышке модуля изображено условно-графическое изображение микросхемы.

Блоки 6 предназначены для размещения коммутаторов 33, 35, элементов 34 памяти, узлов 38 прогнозирования и индикации 43 и конструктивно выполнены аналогично логическим элементам 5.

Блоки 7 предназначены для выявления гонок в логических преобразователях и размещения коммутаторов 45, 46, триггеров 47, 48, переключателя 49,индикаторов 50, 51, элементов 52 НЕ, элементов задержки 53, 54 и элемента 55 ИЛИ, конструктивно выполнены аналогично логическим элементам 5.

Генератор 8 предназначен для формирования одиночных импульсов и их подачи на элементы памяти 34 и может быть реализован, например, в виде кнопки без фиксации, подключеной входным контактом к

шине -, а выходным контактом - к входному контакту переключателя 12.

Генератор 9 предназначен для формирования прямоугольных импульсов амплитудой, равной напряжению логической 1 и может быть реализован, например, на микросхеме 155ЛАЗ.

Генератор 10 предназначен для формирования импульсов звуковой частоты и мо0 жет быть реализован, например, на логических элементах 155ЛН1.

Генератор 11 предназначен для установки элементов 34 по входам в состояние, соответствующее коду первой строки табли5 цы переходов-выходов и может быть реализован на ограничительном резисторе, подсоединенном одним концом к шине -, а другим - к выходу пульта 1 оператора. Переключатель 12 предназначен для пе0 реключения режима проверки выполнения заданных условий работы синтезированного автомата с ручного на автоматический и обратно и может быть реализован, например, на микротумблере МТ1,

5 Элемент 13 И предназначен для управления работой устройства.

Элемент 14 И предназначен для управления работой узла 15 звуковой сигнализации.

0 Узел 15 звуковой сигнализации предназначен для подачи звукового сигнала при возникновении гоночной ситуации и может быть реализован, например, на динамической головке.

5 Коммутатор 16 предназначен для подсоединения блоков 7 контроля гонок логического преобразователя к пульту 1 оператора и может быть реализован, например, на гнездах штепсельных разъемов,

0

Триггер 18 предназначен для управления работой элементов 13 и 14 И. В качестве триггера 18 может быть использован, например, элемент 155ТМ2.

5 Элемент 17 ИЛИ предназначен для управления работой триггера 18.

Управляющая клавиатура 19 предназначена для задания входного сигнала и представляет собой регистр кнопок с фикса0 цией.

Регистр 20 предназначен для устранения дребезга контактов управляющей клавиатуры 19 и содержит триггеры по числу разрядов управляющей клавиатуры 19.

5 Блок 21 предназначен для выявления гонок элементов памяти при решении задач безгоночного кодирования,

Коммутатор 22 предназначен для подсоединения блока контроля гонок к коммутаторам 35 блоков 6 памяти

Элементы 23 сложения по модулю 2 предназначены для фиксации элементов памяти 34, меняющих свое состояние, могут быть выполнены,например, на элементах И-НЕ.

Индикатор 24 предназначен для отображения состояния элементов 23 сложения по модулю 2 и может быть реализован, например, на светодиодах АЛС 102.

Узел 25 постоянной памяти предназначен для формирования на выходе единичного сигнала, если на вход поступает хотя бы 2 сигнала логической единицы, и может быть реализован, например, на интегральной микросхеме К556РТ5.

Не задействованные адресные входы узла 25 необходимо подключить к шине - источника питания, к которой подключить вход выборки кристалла.

Переключатель 26 предназначен для перевода триггеров 18, 27 в нулевое состояние.

Триггер 27 предназначен для фиксации гоночных ситуаций элементов памяти 34. В качестве триггера 27 может быть использован, например, элемент 155ТМ2.

Индикатор 28 предназначен для подачи светового сигнала при возникновении гоночной ситуации и может быть реализован, например, на светодиодах АЛС 102.

Коммутатор 29 предназначен для коммутации логических элементов при решении задачи логического синтеза дискретных устройств и может быть реализован, например, на гнездах штепсельных разъемов.

Логический узел 30 предназначен для реализации разработанной функциональной схемы дискретного устройства. Логический узел может быть реализован, например, на интегральных микросхемах 155ЛА1. 155ЛА2, 155ЛАЗ, 155ЛР1, 155ЛР2 и др.

Индикатор 31 предназначен для отображения выходного состояния каждого из узлов 30 и может быть реализован, например, на светодиодах АЛС 102.

Коммутатор 32 предназначен для коммутации выходов логических узлов 30 при наборе функциональной схемы и может быть реализован, например, на гнездах штепсельных разъемов.

Коммутатор 33 предназначен для коммутации входов элементов памяти 34 при наборе разработанной функциональной схемы и может быть реализован, например, на гнездах штепсельных разъемов.

Элемент памяти 34 предназначен для реализации разработанной функциональной схемы. В качестве элемента памяти 34

можно использовать, например, К триггер 155ТВ1.

Коммутатор 35 предназначен для коммутации выходов текущего и прогнозируе- 5 мого состояний элементов памяти 34 и может быть реализован, например, на гнездах штепсельных разъемов.

Индикатор 36 предназначен для отображения единичного состояния элементов 0 памяти 34 в текущем такте и может быть реализован, например, на светодиоде АЛС102.

Индикатор 37 предназначен для отображения единичного состояния элементов 5 памяти 34 в прогнозируемом (следующем) такте и может быть реализован, например, на светодиоде АЛС102.

Узел 38 прогнозирования предназначен для прогнозирования состояния элементов 0 памяти 34.

Инвертор 39 предназначен для инвертирования сигнала с,входа элемента памяти 34.

Элемент 40 предназначен для логиче- 5 -скот умножения сигналов элемента памяти 34.

Элемент 41 И предназначен для логического умножения сигналов, поступающих с выходов инвертора 39 и элемента 0 памяти 34.

Элемент 42 ИЛИ предназначен для логического сложения сигналов, поступающих с выходов элементов 40 и 41 И.

Узел 43 индикации конструктивно объе- 5 диняет индикаторы 36 и 37, отображающие состояние элемента памяти 34 в текущем и следующем тактах.

Сумматор 44 конструктивно объединяет элементы 23 сложения по модулю 2, фикси- 0 рующие элементы памяти 34, меняющие свое состояние.

Коммутатор 45 предназначен для подсоединения блока 7 контроля гонок логических преобразователей и коммутаторам 32 5 логических элементов 5 и может быть реализован, например, на гнездах штепсельных разъемов.

Коммутатор 46 предназначен для коммутации выходов блоков 7 контроля гонок 0 логических преобразователей при появлении гоночных ситуаций и может быть реализован, например, на гнездах штепсельных разъемов.

Триггер 47 предназначен для фиксации 5 факта наличия гонок типа риск в единице на входе блока 7 контроля гонок логических преобразователей и может быть реализован, например, на элементе 155ТВ1.

Триггер 48 предназначен для фиксации факта наличия гонок типа риск в нуле на

входе блока 7 и может быть реализован, например, на элементе 155ТМ2.

Переключатель 49 предназначен для перевода триггеров 47 и 48 в нулевое состояние и может быть реализован, например, на кнопочном переключателе с контактами перекидного типа.

Индикатор 50 предназначен для подачи светового сигнала при возникновении гоночной ситуации типа риск в единице в логических преобразователях и может быть реализован, например, на светодио- дах АЛ С 102.

Индикатор 51 предназначен для подачи светового сигнала при возникновении го- ночной ситуации типа риск в нуле в логических преобразователях и может быть реализован, например, на светодиодах АЛС102.. .

Элемент 52 НЕ предназначен для уп- равления входом обнуления триггера 48.

Элемент53 задержки предназначен для управления входом синхронизации триггера 47.

Элемент 54 задержки предназначен для управления синхровходом второго триггера 48.

Элемент 55 ИЛИ предназначен для логического сложения сигналов с выходов триггеров 47 и 48, фиксирующих гоночные ситуации типа риск в единице и риск в нуле, соответственно.

Соединения осуществляются соединительными проводами, которые на фиг. 1 не показаны.

Устройство для обучения основам вычислительной техники работает следующим образом.

1. Обычный режим работы. Обучаемый, решив задачу логического синтеза функциональной схемы по заданным условиям работы, набирает ее на наборном поле 4 из блоков 5 и 6 с помощью соединительных проводов (не показаны), соединяющих коммутаторы 3,29,32,33 и 35 в соответствии с полученной функциональной схемой.

После чего нажимает переключатель 26 для установки триггеров 27 и 18 в нулевое положение, обеспечивающих прохождение разрешающего сигнала на элемент 13 И и запрещающего - на индикатор 28 и элемент 14 И. Для построения математической модели синтезированного автомата обучаемый при помощи генератора 11 нуля устанавли- вает элементы 34 по входами состояние, соответствующее коду первой строки таблицы переходов-выходов. Это состояние в двоичном коде отображается на индикаторах 36.

Затем обучаемый подает входные сигналы при помощи управляющей клавиатуры 19, при этом регистр 20 устраняет дребезг контактов клавиатуры и воздействует через блок 2, который отображает двоичный код входного сигнала, на внешние входы автомата, подключенные к коммутатору 3. При этом узлы прогнозирования 38 воспринимают входные и выходные сигналы элементов 34. Инвертор 39 инвертирует сигнал со входа элемента 34, элемент 40 производит опе- рацию логического умножения над сигналами, поступающими с выхода инвертора 39 и выхода элемента 34. Элемент 41 производит операцию логического умножения над сигналами элемента 34. Элемент 42 производит операцию логического сложения сигналов, поступающих с выходов элементов 40 и 41.

Реализованная узлом 34 функция принимает значение логического нуля в том случае, если элемент 34 в последующем такте установится в нулевое состояние, при этом индикатор 27 не горит, а значение логической единицы - в противном случае, при этом индикатор 27 горит. Поэтому, считывая информацию по индикаторам 27, обучаемый получает двоичную информацию, отмечаемую в каждой клетке таблицы переходов-выходов без дополнительных операций, только путем изменения комбинации входных сигналов. Это позволяет получить математическую модель синтезированного автомата, во время построения которой обучаемый производит отладку автомата, используя дополнительно индикаторы 31, отображающие выходные состояния каждого из узлов 30. Затем производится проверка выполнения заданных условий работы синтезированного автомата в синхронном ручном и автоматическом режимах, используя генератор 8 одиночных импульсов, генератор 9 и переключатель 12, подавая сигналы синхронизации через элемент 13 И на входы синхронизации элементов памяти 34 с коммутатора 3.

Указанным образом устройство работает аналогично прототипу.

2. Режим анализа правильности решения задачи безгоночного кодирования.

Обучаемый, набрав на наборном поле 4 из блоков 5 и б функциональную схему разработанного дискретного устройства с решением задачи безгоночного кодирования в элементах памяти и построив его математическую модель в соответствии с обычным режимом работы, соединяет с помощью соединительных проводов (не показаны) первый и второй выходы коммутаторов 35 второго группы устройства с соответствующими парами входов коммутатора 22 блока 21 контроля гонок элементов памяти. При этом с первых выходов коммутаторов 35 второй группы устройства снимают сигналы yi(t+1), соответствующие последующему (прогнозируемому) состоянию триггеров 34, где I 17п, а со вторых коммутаторов 35 второй группы устройства снимаются сигналы yi(t), соответствующие текущему состоянию триггеров 34.

Затем , нажав переключатель 26, переводит триггеры 27 и 18 в исходное (нулевое) состояние. В результате чего с прямого выхода триггера 18 снимается нулевой (запрещающий) сигнал на элемент 14 И, а с инверсного выхода - единичный сигнал на элемент 13 И, разрешая работу устройства. С прямого выхода триггера 27 снимается нулевой сигнал, поэтому индикатор 28 не высвечивается.

После чего производится проверка выполнения заданных условий работы синтезированного автомата в синхронном ручном и автоматическом режимах, используя генератор 8 одиночных импульсов, гене- ратор 9 и переключатель 12, подавая сигналы синхронизации через элемент 13 И на входы синхронизации элементов памяти 34 с коммутатора 3 аналогично работе прототипа (обычный режим работы).

Допустим, элемент памяти 34 блока 6.1 переходит из единичного текущего состояния, соответствующего yi(t) (фиг. 2а) в нулевое следующее состояние у;(г+1)(фиг. 26). В то время, как элемент памяти 34 блока 6.2 (не показан) остается в нулевом состоянии как в t (фиг, 2в), так и t+1-тактах (фиг. 2г), которым соответствуют сигналы ya(t) и ya(t+1) и все остальные триггеры 34 блоков 6 не меняют своего состояния. Тогда лишь на выходе элемента 23,1 сложения по модулю 2 появляется единичный сигнал (фиг. 2д), который поступает на вход AI узла 25 постоянной памяти, высвечивая при этом соответствующий светодиод индикатора 24. Однако, поскольку на всех остальных входах блока 25 постоянной памяти присутствуют сигналы логического нуля, то на его выходе формируется сигнал логического нуля (фиг. 2з), разрешая прохождение сигна- лов от генераторов 8 и 9 переключатель 12 и элемент 13 И (фиг. 2л) для работы устройства.

Однако, если обучаемый при построении функциональной схемы автомата допу- стил ошибку, которая при проверке прохождения сигналов приводит к одновременному изменению состояния более, чем одного элемента памяти 34, например, блоков 6.1 и 6.2, т.е. элемент 34 блока 6.1 переходит из единичного состояния в нулевое (yi(t) 1, у1(:+1) 0)(фиг. 2а, б), а элемент 34 блока 6.2 переходит из нулевого состояния в единичное (у2(т) 0, y2(t+1) 1) (фиг. 2в, г), то на выходах соответствующих им элементах 23 сложения по модулю 2 блока 21 контроля гонок элементов памяти (элемент 23.2 на фиг. 1 не показан) появляются сигналы логической единицы (фиг. 2д, е), поступающие на соответствующие входы узла 25 по- стоянной памяти и высвечивающие светодиоды индикатора 24. Узел 25 постоянной памяти запрограммирован таким образом, что при поступлении на его входы двух или более единичных сигналов в любой комбинации приводит к появлению на его выходе единичного сигнала (фиг. 2ж), который переводит триггер 27 в единичное состояние (фиг. 2з), высвечивая индикатор 28.

В этом случае через элемент 17 ИЛИ возбуждается прямой выход триггера 18, который подает разрешающий сигнал на второй вход элемента 14 И, разрешая прохождение импульсов от генератора 10 (фиг. 2и) в узел 15 звуковой сигнализации (фиг. 2к).

При этом сигнал логического нуля с инверсного выхода триггера 18 снимает разрешение на прохождение импульсов от генераторов 8 и 9 на блок коммутации 3 через схему 13 И (фиг. 2л), блокируя тем самым работу автомата. После чего обучаемый проверяет правильность решения задачи, выключает питание, повторно решает задачу синтеза, снова набирает на наборном поле функциональную схему и затем вновь проверяет выполнение заданных условий работы синтезированного автомата в синхронном ручном и автоматическом режимах.

Таким образом, работа устройства происходит аналогично работе прототипа.

3. Режим анализа отсутствия факта гонок в логическом преобразователе.

Обучаемый, получив задачу на синтез дискретного устройства с отсутствием гонок в логическом преобразователе и набрав на наборном поле 4 из элементов 5 и блоков 6 функциональную схему разработанного дискретного устройства на основе построенной его математической модели в соответствии с обычным режимом работы, размещает на наборном поле необходимое количество (по числу выходов логического преобразователя) блоков 7 контроля гонок логического преобразователя, Соединяет с помощью соединительных проводов (не показаны) выходы коммутаторов 32 с соответствующими входами коммутаторов 45 и выходы коммута торов 46 блоков 7 с соответствующими входами коммутатора 16 пульта

1 оператора. При этом с выходов коммутаторов 32 снимаются выходные сигналы логического преобразователя. Затем нажимаются переключатели 26 и 49, переводящие устройство в исходное состояние, при этом сигналы с переключателя 49 обнуляют триггеры 47 и 43, после чего производится проверка выполнения заданных условий работы синтезированного автомата в Синхронном ручном и автоматическом режимах, используя генератор 8 одиночных импульсов, генератор 9 и переключатель 12, подавая сигналы синхронизации через элемент 13 И на входы синхронизации элементов памяти 34 с коммутатора 3 аналогично работе прототипа (обычный режим работы).

3.1. Режим анализа отсутствия факта гонок типа риск в единице в логическом преобразователе.

Условимся, что риск в единице соответствует появлению логического нуля на период, соответствующий (1-2) т , где г- время задержки на одном логическом элементе.

Допустим, что выходной сигнал блока 7 имеет форму, показанную на фиг. За-а с длительностью логического нуля меньшей или равной 2 тактам. Тогда элемент 53, настроенный на задержку, равную 3 t, подает сигнал логического нуля (фиг. За-б) на син- хровход триггера 47, переводя его в единичное состояние (фиг. За-в), поскольку на его входе присутствует сигнал логической единицы (фиг. За-а).

Установка триггера 47 в единичное состояние свидетельствует о наличии гоночной ситуации типа риск в единице в логическом преобразователе исследуемого дискретного устройства. В этом случае высвечивается индикатор 50, сигнализируя о наличии гоночных ситуаций типа риск в единице в конкретном выходе логического преобразователя, и возбуждается выход элементов 55 (фиг, За-г) и 17 ИЛИ, которые подают разрешающий сигнал на прямой вход триггера 18, переводящийся в единичное состояние. С прямого выхода триггера 18 (фиг. За-д) подается разрешающий сигнал на вход элемента 14 И, разрешая прохождение импульсов (фиг. За-ж) от генератора 10 (фиг. За-е) в узел 15 звуковой сигнализации. А с инверсного выхода триггера 18 снимается логический нуль, блокирующий элемент 13 И (фиг. За-з), останавливая работу устройства.

После этого обучаемый проверяет правильность решения задачи, выключает питание, повторно решает задачу синтеза дискретного устройства с отсутствием гонок в логическом преобразователе, снова набирает на наборном поле функциональную схему и затем вновь повторно проверяет выполнение заданных условий работы синтезированного автомата в синхронном ручном. и автоматическом режимах.

При появлении сигнала логического нуля длительностью большей 3 тактов устройство работает по-другому (фиг. 36). Отличие заключается в том, что в четвертом такте

возбуждается синхровход триггера 47, но он

. остается в нулевом (исходном) состоянии за

счет подачи логического нуля (фиг. Зб-а) на

приоритетный вход установки триггера 47 в

нулевое состояние (фиг. Зб-в).

Рассмотрим пример конкретной реализации. Допустим, обучаемый синтезировал логический преобразователь, представленный на фиг, 4. Очевидно, что эта схема имеет гоночную ситуацию типа риск в единицу

при условии а 1, с 1. Временная диаграмма этой ситуации приведена на фиг. 5. 3.2. Режим анализа отсутствия факта гонок типа риск в нуле в логическом преобразователе.

Допустим, что входной сигнал блока 7 имеет форму, показанную на фиг. ба-а с длительностью логической единицы меньшей или равной 2 тактам. Тогда на выходе элемента 52 НЕ появляется сдвинутый на 1

такт сигнал логического нуля аналогичной длительностью (фиг. ба-б). Элемент 53, настроенный на задержку, равную 3, подает сигнал логической единицы на синхровход триггера 47, который не меняет своего состояния, и вход элемента 54 (фиг. ба-в), который сдвигает этот сигнал еще на 1 такт (фиг. ба-г) и подает его на синхровход триггера 48, на приоритетном входе установки триггера в нулевое состояние которого подан сигнал логической единицы (фиг. 6а-б). В результате чего триггер 48 переводится в единичное состояние, что свидетельствует о наличии гоночной ситуации типа риск в нуле в логическом преобразователе дискретного устройства. В этом случае высвечивается индикатор 51, сигнализируя о наличии гоночных ситуаций типа риск в нуле в конкретном выходе логического преобразователя, и возбуждается выход элементов 55 (фиг, 6а-е) и 17 ИЛИ, которые подают разрешающий сигнал на прямой вход триггера 18, переводя его в единичное состояние. С прямого выхода триггера 18 (фиг. ба-ж) подается разрешающий сигнал

на вход элемента 14 И, разрешая прохождение импульсов (фиг. ба-и) от генератора 10 (фиг. ба-з) в узел 15 звуковой сигнализации. А с инверсного выхода триггера 18 снимается логический нуль, блокирующий элемент

13 И (фиг. ба-к), останавливая работу устройства.

После этого обучаемый проверяет правильность решения задачи, выключает питание, повторно решает задачу синтеза дискретного устройства с отсутствием гонок в логическом преобразователе, снова набирает на наборном поле функциональную схему и затем вновь повторно проверяет выполнение заданных условий работы син- тезированного автомата в синхронном ручном и автоматическом режимах.

При появлении сигнала логической единицы длительностью большей 5 тактов устройство работает по другому (фиг. 66). Отличие заключается в том, что в четвертом такте возбуждается синхровход триггера 48, но установка в нулевое состояние не производится, так как на приоритетный вход установки триггера 48 в нулевое состояние подан сигнал логического О (фиг. бб-б).

Рассмотрим пример конкретной реализации. Допустим, что обучаемый синтезировал логический преобразователь, представленный на фиг. 7. Очевидно, что зта схема имеет гоночную ситуацию типа риск в нуле при условии а 0, с 0, d 1. Временная диаграмма этой ситуации приведена на фиг. 8.

Формула изобретения

Устройство для обучения основам вычислительной техники, содержащее пульт оператора, первый выход которого соединен с соответствующими входами наборно- го поля и блока предъявления информации, а второй выход, выходы первой группы и

входы первой и второй групп - соответственно, с входом наборного поля, входами первой группы наборного поля и входами группы блока предъявления информации, соответствующими выходами наборного поля, переключатели, первый и второй коммутаторы, триггеры первой группы, выходы которых соединены с входами соответствующих индикаторов первой группы, и вторую группу триггеров, отличающееся тем, что, с целью расширения дидактических возможностей устройства, в него введены группа элементов НЕ, первая и вторая группы элементов задержки, группа элементов ИЛИ и вторая группа индикаторов, входы которых соединены с выходами соответствующих триггеров второй группы и первыми входами соответствующих элементов ИЛИ, вторые входы которых подключены к выходам соответствующих триггеров первой группы, а выходы - к соответствующим входам второго коммутатора, выходы первого коммутатора соединены с входами соответствующих переключателей, выходы которых подключены к входам соответствующих элементов НЕ, соответствующих элементов задержки первой группы и к нулевым входам соответствующих триггеров первой группы, единичные входы которых соединены с выходами соответствующих элементов задержки первой группы и с входами соответствующих элементов задержки второй группы, нулевые входы триггеров второй группы подключены к выходам соответствующих элементов НЕ, а единичные входы - к выходам соответствующих элементов задержки второй группы.

IT

YY-.-Y

v

Изобретение относится к учебно-лабораторному оборудованию и может быть использовано в учебном процессе, а также при моделировании и отладке дискретных устройств, построенных на интегральных микросхемах. Устройство позволяет расширить дидактические возможности путем введения новой дисциплины автоматический идентификации гоночных ситуаций. Устройство содержит пульт оператора, блок предъявления информации (внешних входных сигналов), коммутатор, наборное поле, логические элементы, блоки памяти и блоки контроля гонок логического преобразователя. 8 ил.

#

Si

Фиг. 4

&

&

2f

16

уМ

&W

№ гз,

23г 2.

27, Ю

ю Н

13

JL

)

«;

;

imniniiniiiiimi

Фиг-Z

Pu«. 3

JL

8

8r

&

Фиг. 4

0

/

Фив6

а

9

I f

Фиг. 7

так ты 4 2 5

Зх

(п