Интегроарифметическое устройство Советский патент 1992 года по МПК G06F7/544 

Изобретение относится к области вычислительной техники и может быть исполь- зовано в цифровых вычислительных комплексах, работающих в системах управления с высокими требованиями к скорости выполнения вычислений.

Известны управляющие ЦВМ арифметического типа подобного назначения, обеспечивающие высокую скорость вычисления эпизодических задач. Однако быстродействие таких вычислителей оказывается недостаточным при решении дифференцит альных уравнений и математических за-t- висимостей с непрерывным характером| изменения переменных, ь этом случае в системах управления используются интегрирующие машины, обеспечивающие высокую скорость вычислений за счет структурно реализуемых операций численного интегрирования,-i

Известны цифровые интеграторы 1. Однако быстродействие таких вычислителей оказывается недостаточным при решении эпизодических точечных задач.

Известно интегроарифметическое устройство, наиболее близкое по технической сути к заявляемому объекту, содержащее первый, второй и третий сдвиговые регистры, первый и второй сумматоры, первый, второй и третий элементы 2И-ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формирования приращений, элемент ИЛИ, причем последовательный выход первого регистра соединен с первым входом первого элемента И первого элемента 2И-ИЛМ, со входом первого слагаемого первого сумматора, выход суммы которого соединен с первым входом второго элемента И первого элемента 2И- ИЛИ, второй вход второго и первый инверсный вход первого элемента И первого элемента 2И-ИЛИ соединены со входом признака вычисления подынтегральной функции, второй инверсный вход первого

сл

с

XI 00

ю

а

лемента 2И-ИЛИ соединен с входом принака умножения, выход первого элемента И-ИЛИ соединен с последовательным вхоом первого сдвигового регистра, паралельные входы первого, второго сдвиговых регистров соединены с информационным входом устройства ИНФ, входы занесения первого и второго сдвиговых регистров оединены соответственно со входами импульсов Записи в первый и второй сдвиговые реп/гетры, управления сдвигом в то рбЯуТмадших разрядов первого и второго сдвиговых регистров соединены соответственно с первым и вторым входами правления сдвигом в сторону младших разрядов первого и второго сдвиговых регистров, последовательный выход второго сдвигового регистра соединен с входом второго слагаемого первого сумматора, парал- лельный выход первого сдвигового регистра соединен с выходом устройства; вход первого слагаемого второго сумматора соединен с выходом преобразователя прямого кода в дополнительный, управляющий вход которого соединен со входом признака отрицательного кода устройства, информационный вход преобразователя прямого кода в дополнительный подключен к выходу второго элемента 2И-ИЛИ, выход третьего элемента 2И-ИЛИ соединен со входом второго слагаемого второго сумматора, выход суммы которого соединен с первым входом первого и прямым входом второго элемен- тов И, первый вход элемента ИЛИ и инверсный вход второго элемента И подключены ко входу признака квантования приращения интеграла, выход второго элемента И , подключен к последовательному входу третьего сдвигового регистра; вход управления сдвигом в сторону младших разрядов которого соединен со вторым входом управления сдвигом в сторону младших разрядов устройства, последовательный выход третьего регистра соединен с первыми входами первых элементов И второго и третьего элементов 2И-ИЛИ; параллельный выход третьего сдвигового регистра соединен с выходом устройства; последовательный выход второго сдвигового регистра соединен со входом суммирования блока формирований приращения, последовательный выход первого сдвигового регистра соединен со входом переноса блока формирования прм- ращений, вход его аргумента соединен с информационной шиной устройства; выход блока формирования приращений соединен с прямым входом второго элемента И второго элемента 2И-ИЛИ и с первым входом второго элемента И третьего элемента 2И-ИЛИ, вход занесения подключен к четвертому входу импульсов записи С4 - синхронизации занесения в блок формирования приращений ; выходы переноса первого, второго, третьего сумматоров подключены соответственно ко входам первого, второго и третьего элементов задержки, выходы которых соединены соответственно с третьими входами переноса первого и второго сумматоров; второй инверсный вход

0 первого элемента И первого элемента 21/1- ИЛИ, инверсные входы второго элемента И второго элемента 2И-ИЛИ и первого элемента И и третьего 21/1-ИЛИ, второй ЁХОД первого элемента И второго элемента 2И5 ИЛИ, первый вход второго элемента И третьего элемента 2И-ИЛИ, второй вход второго элемента ИЛИ соединены со входом признака умножения, выход элемента ИЛИ соединен со вторым входом первого

0 элемента И; выход первого элемента И соединен с последовательным входом экстра- полятора, вход занесения экстраполятора соединен с третьим входом импульса записи, вход сдвига экстраполятора соединен с

5 третьим входом управления сдвигом, выход экстраполятора подключен к выходу устройства 2,

Но в известном интегроарифметиче- ском устройстве умножение прирэчцения

0 интеграла на коэффициент, кратный степени двойки, осуществляется масштабированием подынтегральной функции при положительном коэффициенте или введением добавочной операции интегрирования

5 (масштабный интегратор), если показатель степени при коэффициенте отрицательный. Использование известного интегроарифме- тического устройства приводит к потере времени на реализацию добавочной опера0 ции интегрирований при использовании масштабных интеграторов и к уменьшению точности вычислений при умножении подынтегральной функции на коэффициент кратный целой степени двойки (2ta, /a/

5 0,1,..., AI), так как при а 0 не используются в вычислениях младшие а разрядов подынтегральной функции, а при а 0 - старшие а разрядов.

Цель изобретения - повышение быстро0 действия и точности вычислений, расширение функциональных возможностей.

Поставленная цель достигается тем, что в известное интегроарифметическое устройство, содержащее первый, второй и тре5 т ий сдвиговые регистры, первый и второй сумматоры, первый, второй и третий элементы 2И-ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формирования приращений, элемент ИЛИ, введен блок задержки неквантового

приращения интеграла в составе третьего элемента задержки до 2А-1 тактов, четвертого регистра, мультиплексора, причем выход блока формирования приращений подключен к первому информационному входу мультиплексора и ко входу третьего элемента задержки, 2А-1 выводов которого соединены с информационными входами от второго до 2А мультиплексора, выход которого соединен с прямым входом второго элемента И второго элемента 2И-ИЛИ и со вторым входом второго элемента И третьего элемента 2И-ИЛ И, вход занесения парал- лельного кода четвертого регистра соединен со входом подачи коэффициента q в степени константы сдвига, вход установки четвертого регистра подключен ко входу признака умножения приращения интеграла на коэффициент, кратный целой степени двойки, вход сброса R четвертого регистра соединен со входом признака умножения, параллельный вчход четвертого регистра соединен со входом управления мультиплексора.

Сопоставительных анализ существенных признаков заявляемого технического решения с признаками прототипа позволяет выявить следующие новые признаки у заявляемого интегроарифметического устройства: наличие блока задержки неквантованного приращения интеграла в составе третьего элемента задержки четвертого регистра и мультиплексора.

В предлагаемом интегроарифметиче- ском устройстве введение новых признаков по отношению к прототипу позволило повысить быстродействие и точность вычислений, расширить функциональные возможности за счет введения дополнительно к операциям прототипа новых операций интегрирования с умножением на коэффициент, кратный степени двойки,

На чертеже изображена структурная схема предлагаемого интегроарифметического устройства.

Интегроарифметическое устройство содержит первый 1, второй 2, третий 3 сдвиго- вые регистры, первый 4 и второй 5 сумматоры, первый 6, второй 7, третий В элементы 2И-ИЛИ, первый 9, второй 10 элементы И, первый 11. второй 12 элементы задержки, формирователь приращений 13. преобразователь прямого кода в дополнительный 14, экстраполятор 15, элемент ИЛИ 16, блок задержки неквантовэнного приращения интеграла 17 в составе третьего элемента задержки 18. четвертого регистра 19, мультиплексора 20, причем последовательные входы первого 1 и второго 2 сдвиговых

регистров подключены соответственно ко входам первого и второго слагаемого сумматора 4, выход переноса которого соединен со входом первого элемента задержки 5 11 и через его выход подключен ко сходу переноса первого сумматора 4; первый и второй входы второго элемента И и первого элемента 2И-ИЛИ 6 соединены соответственно с выходом сумм ы tTepgoro сумматора 10 4 и со входом Пург признак-а вычисления подынтегральной функции 21; последовательный вход первого сдвигового регистра 1 соединен с выходом первого элемента 2И- 6, прямой первый и второй инверс- 15 ные входы первого элемента И которого соединены соответственно с последовательным входом пе рв6г8 сд в иТбвЪго регистра 1, со входами Пург -признака вычисления подынТегрШьной функции 21,

0 Dm - признака умножения 22, вход Пт признака умножения 22, кроме того, подключен ко второму входу первого и к инверсному входу второго элемента И второго элемента 2И-ИЛЙ 7, к инверсному входу

5 первого и к первому входу второго элементов И третьего элемента 2И-ИЛИ 8 и ко второму входу второго элемента ИЛИ 16; вход синхронизации занесения в первый 1 и второй 2 сдвиговые регистры соединены

0 соответственно с первым входом С1 23 и вторым входом С2 24 импульсов записи, входы управления сдвигом в сторону младших разрядов регистров 1, 2 соединены с первым входом Q1 25 управления сдви5 гом, входы суммирования и переноса блока формирования приращения 13 соединены соответственно с последовательным выходом второго сдвигового регистра 2 и с по- следовательным выходом первого

0 сдвигового регистра 1. вход занесения блока формирования приращений подключен к четвертому входу импульсов записи С4 26; выход блока формирования приращений 13 соединен со входом третьего эле-

5 мента задержки 18 и с первым информационным входом мультиплексора 20, информационный вход преобразователя прямого кода в дополнительный 14 соединен с выходом второго элемента 2И-ИЛИ

0 7; его управляющий вход соединен со входом признака отрицательного кода Dzr 27, выход преобразователя прямого кода в дополнительный соединен со входом первого слагаемого второго сумматора 5: вто5 рой и третий входы второго сумматора 5 соединены соответственно с выходами третьего элемента 2И-1/1ЛИ 8 и второго элемента задержки 12, вход которого соединен с выходом переноса второго сумматора 5, выход суммы которого подключен к прямому входу второго элемента И 10 и к первому входу первого элемента И 9, второй вход которого соединен с выходом элемента ИЛИ 16, инверсный вход второго элемента И 10 и первый вход элемента ИЛИ 16 соединены со входной шиной Ifk/ признака квантования приращения интеграла 28, выход второго элемента И 10 соединен с последовательным входом третьего сдвигового регистра управления сдвигом в сторону младших разрядов которого соединен со вторым входом управления сдвигом в сторону управления сдвигом младших разрядов устройства Q2 29, последовательный выход третьего регистра 3 соединен с первыми входами первых элементов И второго 7 и третьего 8 элементов 2И-ИЛ И; последовательный вход экстраполятора 15 соединен с выходом первого элемента И 9, вход занесения с третьим входом СЗ 30 импульса записи, вход сдвига соединен с третьим входом Q3 31 управления сдвигом экстраполятора; информационный вход устройства ИНФ 32 подключен к параллельным входам первого 1 и второго 2 сдвиговых регистров, ко входу аргумента блока формирования приращений 13; параллельные выходы первого 1, третьего 3 сдвиговых регистров, выход экстраполятора 15 подключен к выходу устройства 33; в блоке задержки неквантованного приращения интеграла 17 2А-1 выводов третьего элемента задержки 18 соединены с информационными входами от второго до 2А мультиплексора 20, выход которого соединен с прямым входом второго элемента И вт брбГо элемента 2И-ИЛИ 7 и со вторым входом второго элемента И третьего элемента 2И-ИЛИ 8, параллельный вход четвертого регистра 19 и вход синхронизации подключены ко входам q подачи коэффициента q степени кон-0 станты сдвига 34 и Паг 35 подачи признака умножения приращения интеграла на коэффициент, кратный целой степени двойки устройства, соответственно, вход сброса четвертого регистра соединен со входом признака умножения Пт 22, Параллельный выход четвертого регистра соединен со входом управления мульти- мплексора 20.

Интегроарифметическое устройство работает следующим образом. В зависимости от значений входных признаков Пург. Plfkr, Пгг, Пт, Па в устройстве могут выполняться 6 модификаций операций интегрирования по формуле трапеций, определяемых сочетанием признаков Пткг, Пгг, liykr, Па 1 при Пт 0, операции умножение-сложение (при Пт 1, Пгг 0, nfkr 0, Па 0), умножение-вычитание (при Пт 1, Пгг 1.

, Пург 0, Па 0) Выполнениелюбой из 8 операций интегрирования может сопровождаться умножением неквантованного приращения интеграла на коэффициент

2±3.,

Выполнение операций умножение-сложение г ух + R, умножение-вычитание z -R + ух начинается после поступления по информационному входу 32 ИНФ множи0 мого у, множителя х, заносимых через параллельные входы сдвигового регистра 2 и блока формирования приращений 13 в моменты времени, соответствующие поступающим по входным шинам 24, 26 сигналам

5 синхронизации занесения в регистр 2 (С2) и в блок формирования приращений 13 (С4). Операнд R является результатом предыдущей операции и к началу рассматриваемых операций хранится в сдвиговом регистре 3.

0 После занесения в интегроарифметическое устройство необходимо для операций умножение-сложение, умножение-вычитание информации на входы управления сдвигом в сторону младших разрядов сдвиговых ре5 гистров 2,3 подают соответственно сигналы Q1 со входной шины 25, Q2 со входной шины 29. При этом код множимого у с последовательного выхода сдвигового регистра 2 поступает на вход суммирования блока

0 формирования приращений 13. На вход переноса поступает нулевая информация с последовательного выхода регистра 1. С выхода блока формирования приращений t13 снимается последовательный код

5 произведения, имеющего удвоенную разрядность по сравнению с разрядностью сомножителей у и х, через первый вход мультиплексора 20 блока задержки неквантованного приращения интеграла 17, ето0 рой элемент И элемента 2И-ИЛИ 8 заводится на второй вход сумматора 5. прохождение первого входа на выход мультиплексора 20 обусловлено тем, что регистр 19 блока задержки неквантованного прираще5 ния интеграла 17, задающий код номера направления на управляющий вход мультиплексора 20, признаком Пт 1 при выполнений операции умножение-сложение, умножение-вычитание, устанавливается в

0 нулевое состояние. На вход первого слагаемого сумматора 5 при выполнении операции умножение-сложение (Пт 1, Пг 0) через первый элемент И элемента 2И-ИЛИ 7, через преобразователь прямого кода в

5 дополнительный 14 поступает неизменное значение R с последовательного выхода сдвигового регистра 3 при сдвиге в сторону младших разрядов. При выполнении операции умножение-вычитание (Пт 1, Пг 1) последовательный код операнда чегде знак v над функцией или приращением обозначает ограничение разрядности мантиссы до N-1 разрядов (от 1 до N-1), разряд О - знак;

- оператор выделения на переменной z разрядов от а до Ь;

OYk(l+1) - остаток квантования переменной Yk в точке (Н-1).

Рассмотрим вычислительный процесс выполнения одной операции интегрирования в (И-1)-м шаге решения. Выполнение операции начинается после поступления через информационный вход 32 приращений Ypr(H-1), Yqr(l+1) подынтегральной функции Yprl соответственно на входы параллельного занесения регистров 1, 2 и преобразователя 14, синхронизация занесения в которые осуществляется сигналами С1, С2, С4, поступающими на входы занесения регистров 1, 2 и преобразователя кода 14, со входов 23, 24, 26. Кроме того, для операций, выполняемых с квантованием приращений (Pifkr), в экстраполятор 15 через его информационный вход, по ммпульсу записи СЗ со входной шины 30 осуществляется занесение остатка OYld, поступающего по входу 32 МНФ. По шинам 21, 27, 28 в устройство поступают признаки: Пург, ftzr, ГИкг, определяющие тип операции интегрирования: с инверсией приращения $рдг(1+1) (), или без инверсии (), с образованием Ypr(i+1) () или без изменения Ypri () с квантованием результата () или без квантования 01fkr 0). Признаки Пург, Hzr, Hfkr должны сохранять свои значения в течение всей длительности выполнения операции.

Для обеспечения возможности умножения неквантованиого приращения интеграла vSpr(i+1) на коэффициент 2 перед началом интегрирования на вход q 34 устройства подается величина q А а (А - максимально возможное значение а), которая через D-входы регистра 19 по положительному фронту входного признака Паг, поступающего на вход 35, заносится в регистр 19.

После занесения в ингегроарифметиче- ское устройство необходимой для начала вычислений информации и установления на входах 21,22,28 признаков операций интегрирования на входы управления сдвигом в сторону младших разрядов регистров 1,2,3 и экстраполятора 15 со входных шин 25,29, 31 соответственно поступают сигналы сдвига Q1, Q2, Q3, причем количество тактов сдвига Q1 равно N+1, Q2 и Q3 - 2N. Значе- ния приращений1 vYpr(i+1) и подынтегральной функции Yprl с последовательных выходов регистров 1, 2 поступают на входы

сумматора 4, формирующего Ypr(i+1) и блока формирования приращений 13, вычисляющего значение vSpqr(iM). Если , то содержимое регистра 1 Ypri при сдвиге перезаписываегся через первый элемент И и элемент 2И-ИЛИ6. При в регистр 1 ; через второй элемент И элемента 2И-1ЛЛИ б записывается нооое значение Ypi(i-H) с выхода сумматора 4. В блоке формирования

0 приращений 13 Ypri задерживается на 1

такт и таким образом обеспечивается сдвиг

в сторону младших разрядов приращений

tf-Ypr(H-l) по отношению к подынтегральной

функции Ypri на один гакт, что необходимо

5 для вычисления величины Yprl + 1/2 vYpr(i-M). Полученное значение Ypri+1/2 7Ypr(IHl) умножается на приращение Yq(i+1), поступающее как множитель по входу ИНФ 32.

0 На выходе блока формирования приращений 13 формируется младшими разояда- ми вперед 2N - разрядное приращение v Spqr(H 1), кот орое поступает на вход элемента задержки 18 и на первый вход мульти5 пЛексора 20. Мякоимальная длина элемента задержки 18 составляет (2А-1) тактов. Выходы 1, 22А-1 элемента задержки 18 заведены на входы 2, 3,..,, 2А мультипексора 20, Выбор номера входа мультиплексора 20, ко0 торый пройдет на его выход, определяется управляющими входами мультиплексора 20, соединенными с параллельным выходом регистра 19 Если умножение на коэффициент ёелмчины Зр н 1) не производится (а-0), в

5 регистр 19 через шину 34 заносится величмна (q А 4- 0 - А) и А-й выход (средняя точка) элемента задержки 18 через (А+1)-й вход мультиплексора 20 проходит на выход блока задержки неквянтованного приращения ин0 теграла 17. При умножении величины

v$piO H) на коэффициент а 0 суммарная

задержка приращения vSpr(1) в блоке

17 увеличивается относительно случая а-0

ма а тактов, т.к. увеличивается q и

5 содержимое регистра 19, следовательно, па выход мультиплексора 20 и блока задержки 17 проходит не А-й выход элемента задержки 18, а выход А на. При умножении приращения vSpr(i 11) на коэффициент а О,

0 q - А + (-а), т.е. q меньше, чем для а 0, и нэ выход мультиплексора 20 и блока задержки 17 проходит более рьннип по сравнению с а 0 выход А-а элемента задержки 18, т.е. суммарная задержка приращения vSpr(l+1)

5 в блоке 17 уменьшается по сравнению с а 0.

На выходе блока задержки неквантованного приращения интеграла 17 формируется произведение Spr(l+1)4r2ar, которое через второй элемент 1/1 элемента 2И-ИЛИ 7

РРЗ первый элемент И элемента 2И-ИЛИ 7 поступает в преобразователь прямого кода в дополнительный 14, где осуществляется его инвертирование с преобразованием в дополнительный код, и величина (-R) с выхода преобразователя 14 заводится на вход первого слагаемого сумматора 5, Результат операции умножение-сложение г - ух R при умножении-вычитании z - ух - R с выхода сумматора 5 через элемент И 10, открытый, т.к. на входной шине 25 признак nfkr 9, заводится на последовательный вход сдвигового регистра 3 при сдвиге в сторону Младших разрядов. Результат выполнения Операций умножение-сложение, умножение-вычитание остается в регистре 3 и поступает на выход устройства 33.

Если сомножители х, у имеют разряд- N с учетом знака двоичных разря ов, Произведение имеет разрядность 1-.N-1. Принимая, что исполнение операций мно- Ягение-сложение, умножение-вычитание Начинается в l-м такте после считы ания Операндов сигнала Q1, Q2 управление сдви- гбм регистра 2, 3 в сторону младших разрядов должны содержать N и 2IS1-1 с 1-го по (1+М-1)-й и (1+1 Ч-2)-й такты, в (+2N-1)- 1и такте результат операции може считываться через выход 33 устройства. ВЕЛИЧИНЕ. t(e количестве тактов) выбирается достаточной для записи в интегроарифметическое устройство сомнохштелей X, Y.

Операция численного интегр рования в йнтегроарифметическом устройстве используется для приближенного вычисления приращений интеграла Стилтьеса на шаге х XI-H - х|

х| 4-1 Spq(i+1) / ,

X

необходимом для решения разностных СУШ, к которым по известной методике сводятся исходные математическое выражения при отработке непрерывных процессов. Разностная СУШ (РСУШ) имеет вид:

V Yk(i+1) -vSpqj(l-H) (-1)nzj 2aj

k 2, 3n;

p-0, 1n; q-1.2n; f (2)

Y x, Y 1;/a/ 0, 1A,

где rizj - признак, принимающий значение О или 1. в зависимости от того, с каким знаком, согласно исходному математическому выражению, приращение интеграла Spqj(l+1) зходит под знак суммы.

Вычисление приращения vSpqr(i+1) для РСУШ (2) осуществляется известным методом по формуле трапеций:

v Spqr(i+1) (YprH 1 /2vYpr(i+1)) vYq(H-l),(3)

где vYprO+1). (H-1) - соответственно при5 ращения подынтегральной функции Yp и переменной интегрирования Yqr-й операции интегрирования на (+1)-м шаге решения, вычисляемые в процессе решения РСУШ (2).

Ю Для подготовки следующего (i-K2}-ro шага решения при выполнении r-х операций ин- тегрирования на (1+1)-м шаге, кроме вычисления приращения i7Spqr(I+1), необходимо вычислять значение Ypr(l-H).npn этом не15 обходимо иметь ввиду, что одно и то же значение Yp может использоваться для вычисления нескольких vSpqr(i 1-1) и в связи с этим формирование Ypr(+1).допустимо только в случае, когда данная переменная

20 Ypr в последний раз на шаге 0+1) используется для вычисления приращения7Spqr(i+1) и выражение для вычисления Ypr(i+1) имеет вид

25Ypr(i+1) Ypri-f Пург vYpr(H-1), (4)

где Пург- признак разрешения формирования нойото значения подынтегральной функции Ypr(H 1) в r-й операции интегриро30 вания.

Приращения Yk(i-H) РСУШ (2) вычисляется последовательно во времени и в свою очередь расчет каждого приращения vYk(i+1) требует выполкения (l-q) операций

35 интегрироеания, которые могут отличаться признаками Flzr и Пург, Момент окончания вычисления приращения Yk(l+1) (строки РСУШ) фиксируются признаком rtfkr, принимающим значение 1 или О, значение

40 1 которого свидетельствует, что процесс суммирования в выражении (2) окончен.

Алгоритм реализации r-й операции интегрирования по формуле трапеции в интегроарифметическом устройстве, обе.с45 печивающем решение РСУШ (2) с учетом процесса квантования, обусловленного,ограничением разрядной сетки переменных и приращений, имеет вид:

) Yprl + YprO+1)nypr,

vSpr(i+1) (Ypr . + 1/2 vYpr(i+1)) vYprfi+1), vSr((r-1)(i+i)nfk (r-1) + + vSpr(H-1)(-1)2a

5 vYk(i+1)nfkr vVO+1).(5)

vYk(M)P{°fU.1) vYk(i+1) + + OYki,

OYk(l-fl) - PN2N 1 vYk(i+1) t- + OYkl,

проходит на преобразователь прямого кода в дополнительный 14, пде при Пхг 0 проходит без изменения на вход первого слагаемого сумматора 5, а при Пгг 1 инвертируется с преобразованием в дополнительный код и так же поступает на вход первого слагаемого сумматора 5. Если при выполнении предыдущей (г-1)-й операции интегрирования оканчивалось вычисление очередной строки РСУШ Hfkr(r-1) 1, содержимое регистра 3 очистилось при сдвиге и б r-й операции на вход второго сумматора 5 поступает нулевая информация из регистра 3 и приращение без изменения записывается в регистр 3 через элемент И 10, если nfkr 0, или через элемент И 9 поступает в экстраполятор 15, если Ilfkr 1. Если nfkr(r-1) 0, то после (г-1)-й операции интегрирования в регистр 3 через элемент И 10 записалось 3na4eHHe 7S,)(i+1), которое в r-й операции складывается в сумматоре С приращением Spqr(i+1)(-1) и полученное значение 7$jr(i+1) записывается в регистр 3 при flfkr 0 или проходит в экстраполятор 15, если nfkr 1. В экстраполяторе 15 приращение t7Sr(l+1) Flfkr Yk(i+1) суммируется с остатком OYkl. После выполнения операции новое значение остатка OYk(i+1) и квантованное прираще ние VYk(i+1) выдаются на вход устройства 33.

Использование предлагаемого устройства позволяет увеличить скорость вычисления реализуемой в цифровых интеграторах системы уравнений Шеннона

N dYk 2 Z,

р 0q 0

dYo 0; dY dx; Yko(x) - Yko;

p -O, 1N;q 0, 1N;

k 2,3N,

если коэффициенты pq являются положительными или отрицательными степенями двойки (а О,1.21.-1.-2-1).

Выигрыш в быстродействии обеспечивается тем, что в предлагаемом устройстве обеспечивается совмещение во времени процесса вычисления произведения dSpq с умножением этого произведения на коэффициент pq 2.

Действительно, оценим время То однократного вычисления последовательной ЦИМ зависимости у х путем численного интегрирования системы следующих уравнений Шеннона

dY2 1/2 Y3dYi,

cfY3 ,(7)

dY4 ,

где Yi x, Ya vT Y; Y3 1 /VST- 1 /Y, Y.

Время вычисления функции Y известном (Iй) и предлагаемом (Тп) соответ- 5 ственно равны Ти 5Т, Тп 4t (t - время выполнения операции интегрирования), и выигрыш вскорости вычислений составляет 20%.

Использование предлагаемого устрой- 0 ства позволяет так же повысить точность вычисления. Последнее обеспечивается тем, что во-первых, операция умножения на коэффициент dpq 2a применяется по отношению к произведению dSpq , а не 5 к сомножителям Yp или dYq, во-вторых, тем, что умножение осуществляется перед квантованием dS, а квантованию подвергается величина .

Действительно, если подынтегральная 0 функция Yp мала, умножение ее на коэффициент 2А может привести к значительному искажению решения ввиду пропадания младших разрядов Yp. В предлагаемом устройстве все разряды Yp сохраняются, а раз - 5 рядность произведения dS - (N+n) выше разрядности Yp - (N) и пропадания информации не имеет места.

Использование предлагаемого устройства по сравнению с прототипом обеспечи- 0 вает повышение скорости и точности вычислений, что позволяет повысить производительность при решении задач, снизить на 30% стоимость решения задачи.

Временные диаграммы внешних сигна- 5 лов при выполнении операций умножения- сложения, умножения-вычитания, интегрирования, интегрирования с умножением на коэффициент, представлены на рис. 2, 3, 4 соответственно, где:

0. to6p - время обращения к памяти по шине ИНФ,

N - разрядность операндов с учетом знака.

Управляющие сигналы С1, С2, СЗ, С4. 01- 5 Q3, Пург, Пт, Пгг, nfkr. q, Пг устройства являются разрядами микропрограммы команды и формируются в ЗУ микрокоманд в соответствии с микропрограммами операций. Микропрограммы строятся на основе 0 временных диаграмм операций. Пример микропрограммы, приведенной на рис. 2, операции интегрирования с умножением на коэффициент с инверсией приращения интеграла, формированием нового значения 5 подынтегральных функций без квантования приведен в табл. 1.

Формула изобретения Ииiегроарифметическое устройство, содержащее первый, второй и третий сдвиговые регистры, первый и второй сумматоры, первый, второй и третий элементы ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формирования приращений, преобразователь прямого кода в дополнительный, зкстрапо- лятор и элемент ИЛИ, причем последовательный выход первого сдвигового регистра соединен с первым входом первого элемента И первого элемента 2И-ИЛ1/1 и входом первого слагаемого первого сумматора, выход суммы которого соединен с первым входом второго элемента И первого элемента 2И-ИЛИ, вторые входы первого и второго элементов И которого соединены с входом признака вычисления подынтегральной функции устройства, выход первого элемента 2И-ИЛИ соединен с последовательным входом первого сдвигового регистра, последовательный выход второго сдвигового регистра соединен с входом второго слагаемого первого сумматора, вход первого слагаемого второго сумматора соединен с выходом преобразователя прямого кода в дополнительный, управляющий вход которого соединен с еходом признака отрицательного кода устройства, информационный вход преобразователя прямого кода в дополнительный подключен к выходу второго элемента 2И-ИЛИ, выход третьего элемента 2И-ИЛИ соединен с входом второго слагаемого второго сумматора, выход суммы которого соединен с первыми входами первого и второго элементов И, первый вход элемента ИЛИ и второй вход второго элемента И подключены к входу признака квантования приращения интеграла устройства, выход второго элемента И подключен к. последовательному входу третьего сдвигового регистра, последовательный выход третьего регистра соединен с первыми входами первых элементов И второго и третьего элементов 2И-ИЛИ, выход элемента ИЛИ соединен с вторым вхоДом первого элемента И, последовательный выход второго сдвигового регистра соединен с входом суммирования блока формирования приращений, выходы переноса первого и второго сумматоров подключены соответственно к входам первого и второго элементов задержки, выходы которых соединены с входами переноса соответственно первого и второго сумматоров, последовательный выход первого сдвигового регистра соединен с входом переноса блока формирования

приращений, последовательный вход зкс- траполятора - с выходом первого элемента И, вход признака умножения устройства - с третьим входом первого элемента И первого элемента 2И-ИЛИ, с первым входом второго и вторым входом первого элементов И второго элемента 2И-ИЛИ, с вторым входом первого и первым входом второго элементов И третьего элемента 2И-ИЛИ, с вторым

входом элемента ИЛИ, информационный вход устройства соединен с параллельными входами первого и второго сдвиговых регистров, зходом аргумента экстраполятора и входом аргумента блока формирования

приращений, входы занесения которых соединены соответственно с первого по четвертый входами импульсов записи устройства, объединенные входы управления сдвигом первого и второго сдвиговых

регистров, вход управления сдвигом третьего сдвигового регистра и вход сдвига экстраполятора соединены соответственно с первым, вторым и третьими входами управления сдвигом в сторону младших разрядов

устройства, выходы первого и третьего сдвиговых регистров и экстраполятора соединены с выходом устройства, причем второй и третий входы первого элемента И первого элемента 2И-ИЛИ, первый вход

второго элемента И, второй вход первого элемента И третьего элемента 2И-ИЛИ выполнены инверсными, отличающееся тем, что, с цепью повышения быстродействия и точности вычислений, в него введен

блок задержки некваитованного приращения интеграла, содержащий элемент задержки, регистр и мультиплексор, причем вход элемента задержки и первый информацией- ный вход мультиплексора соединены с выходом блока формирования приращений, выходы элемента задержки соединены соответственно с второго по (п+1)-й информационными входами мультиплексора, где п-разрядность аргумента, управляющий

вход которого соединен с выходом регистра, выход мультиплексора соединен с вторыми входами вторых элементов И второго и третьего элементов 2И-ИЛИ, парал- лельный вход и вход синхронизации

регистра подключены соответственно к входу степени константы сдвига и входу признака умножения приращения интеграла нз коэффициент устройства, вход установки регистра соединен с входом признака

умножения интеграла устройства.

L..

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных комплексах, работающих в системах управления с высокими требованиями к скорости i выполнения операций. Цель изобретения - повышение скорости и точности вычислений. Поставленная цель достигается введением блока задержки неквантованного приращения интеграла в цепь между формирователем приращения интеграла и элементом 2И-ИЛИ, регистр и мультиплексор. Предложенное устройство позволяет дополнительно к операциям прототипа выполнять операции интегрирования с уменьшением на коэффициент, кратный степени двойки. 1 ил.