Многопроцессорная вычислительная система Советский патент 1993 года по МПК G06F15/16 

Изобретение относится к вычислительной технике, в частности к адаптивным мультипроцессорным системам, перестраивающим структуру в зависимости от исправности отдельных процессоров, и может быть использовано в измерительно-вычислительных комплексах и в системах автоматизации испытаний и контроля сложных объектов.

Целью изобретения является повышение быстродействия системы за счет перераспределения заданий между исправными и восстановленными процессорами системы.

На фиг. 1 приведена структурная схема многопроцессорной вычислительной системы; на фиг. 2 - структурная схема регистра признаков приоритетных трупп.

Многопроцессорная вычислительная система содержит блок 1 памяти заявок, группу процессоров 2. блок 3 памяти номеров приоритетных групп, первый блок памяти 4 граничных величин, четвертый 5 счетчик, блок 6 памяти признаков приоритетных групп, первый узел 7 сравнения, входной регистре, первый, второй и третий счетчики 9, Юн 11, вход 12 режима, информационную магистраль 13, синхровход 14, вход 15 заявок, выход 16 неисправности, второй блок 17 памяти граничных величин, второй 18 узел сравнения, элемент И 19.

Блок 6 памяти признаков приоритетных групп (фиг. 2) содержит первый и второй дешифраторы 20 и 21, первую, вторую и третью группы 22-24 элементов И. группу триггеров 25, элемент ИЛИ 26.

Система работает следующим образом.

Наряду с упорядоченным уменьшением потока заявок при отказах отдельных процессоров системы в устройстве производится столь же упорядоченное увеличение

VJ Ю СО N4 Ю О

потока заявок при восстановлении функционирования ранее отказавших процессоров системы.

Все заявки условно разбиваются по степени значимости на несколько приоритетных групп; в группу высшего приоритета назначаются заявки, несущие наиболее важную информацию, в группу с низшим приоритетом - заявки, несущие вспомогательную информацию. Число приоритетных групп целесообразно выбрать равным числу процессоров в системе. Каналы с одинаковым приоритетом целесообразно объединять в группы одного приоритета. При этом при неисправности (восстановлении) какого-либо процессора системы регулирование потока заявок достигается отключением (подключением) группы заявок с низшим приоритетом среди обрабатываемых в текущий момент времени приоритетных групп заявок.

Таким образом, система является системой с постепенным отказом и восстановлением с точки зрения теории надежности. Поскольку в системе отсутствуют внешние признаки отказов процессоров или их восстановления, регулирование потока заявок осуществляется по величине заполнения блока памяти заявок; В согласованной по потокам системе реального времени уровень заполнения блока памяти заявок является переменным с некоторыми фиксированными для некоторого режима работы максимумом и минимумом. Переход через максимум во время работы системы диагностируется ею как факт выхода из строя какого-либо процессора.

По признаку перехода через максимум может быть отключена труппа заявок с низшим приоритетом. При этом в системе вновь устанавливается согласованный режим работы с другим минимумом и максимумом. Отказ следующего процессора приводит к аналогичным результатам. Для различных режимов работы (в зависимости от числа работоспособных процессоров) целесообразно установить уникальные максимумы и минимумы, т.е. граничные значения уровня заполнения блока памяти, и переход через них использовать для перехода в другой смежный режим. Переход через последний максимум означает выход из строя всех процессоров системы.

Аналогично переход через минимум означает восстановление работы одного из отказавших процессоров и целесообразно подключение к обслуживанию одной из исключенных ранее (наиболее приоритетной из них) групп заявок. Это полезно и при флуктуациях потока заявок.

0

0

В исходном состоянии в блок памяти номеров приоритетных групп 3 записаны коды номеров приоритетных групп, в разряды регистра 6 признаков приоритетных групп (в соответствующие триггеры 25 ) - признаки приоритетных групп, в блоки памяти, первый и второй 4 и 17, - записаны соответственно коды граничных величин максимумов и минимумов соответственно. Счетчики 5, 6, 9-11 и блок памяти 1 заявок обнулены, процессоры 2 - в рабочем состоянии.

На вход 15 системы последовательно поступают двоичные коды заявок (выборки

5 информационных значений и соответствующие им номера измерительных каналов). Синхронизация поступления заявок определяется сигналами на входе 14 системы. По переднему фронту этого сигнала произво0 дится запись заявки в регистр 8. включение схемы 7 сравнения и сравнение уровня заполнения блока 1 памяти заявок, поступающего с выхода счетчика 10 заполнения, с текущей граничной величиной, поступаю5 щей с выхода блока памяти 4; кроме того, производится считывание из блока памяти 3 кода номера приоритетной группы. Код номера приоритетной группы считывается из той ячейки блока 3, адресом которой является код номера канала, поступающий с входа 15. Каждому каналу соответствует свой номер приоритетной группы (в одну приоритетную группу могут быть объединены несколько информационных каналов).

5 Считанный код поступает в регистр 6 признаков приоритетных групп в качестве адреса соответствующего разряда. В триггерах блока 6 хранятся признаки приоритетных групп (О или 1). Если в некотором триггере 25 признак равен 1, то сигналом с выхода регистра 6 производится запись заявки в ячейку блока 1 памяти из входного регистра 8. Адрес ячейки блока памяти заявок 1 определяется кодом с выхода счетчика

5 9 адреса записи, работающего по кольцевому принципу. По окончании записи содержимое счетчика 9 инкрементируется, как и содержимое счетчика 10 заполнения, подсчитывающего число хранящихся в блоке 2 заявок. Если же в триггере 25 признак равен О, сигнал на выходе блока 6 отсутствует, т.е. заявка игнорируется.

Блок памяти 1 работает как кольцевой буфер. Считывание из него очередной заявки осуществляется по сигналу запроса процессора 2 (первого). Адрес считываемой ячейки определяет счетчик 11 адреса считывания, одновременно его содержимое инкрементируется при считывании, а содержимое счетчика 10 декрементируется. Счи0

0

5

тывание очередной заявки осуществляется в том случае, если в блоке 1 имеется хотя бы одна заявка. Если заявок нет. с выхода обнуления-счетчика заполнения 10 формируется положительный сигнал, запрещающий прохождение сигнала запроса на блок памяти 1. При запрете на запросы содержимое счетчиков 10 и 11 при запросах не меняется.

Таким образом, в блок памяти 1 записываются заявки тех групп каналов, которые имеют единичный признак в блоке 6. При отказе какого-либо процессора уровень заполнения блока 1 постепенно растет и превышает максимальное граничное значение; при этом сигнал с узла 7 сравнения записывает О в соответствующий триггер 25 блока б (для группы, имеющей низший текущий приоритет). Адресом обнуляемого триггера 25 является код с выхода счетчика 5 адреса граничных величин. Этот код является также адресом регистра соответствующей граничной величины в регистре 4 памяти граничных величин, а в регистре 17 - для минимумов граничных величин. Изменение кода в счетчике 5 (инкрементировзние) производится по заднему фронту сигнала с выхода схемы 7 сравнения, после чего на первый вход схем сравнения 7 и 18 подается следующий по приоритету граничный уровень.

Для запаздывания срабатывания регистра 6 по сигналам с блока 3 относительно сигнала с блока 7, если недостаточно собственной задержки соответствующих узлов, целесообразно ввести элемент задержки.

Аналогично при поступлении запроса на обслуживание заявки, стоящей первой в очереди блока 1, сигналом с выхода элемента И 19 разрешается срабатывание схемы сравнения 18; если в момент сравнения уровень заполнения блока 1 меньше минимальной граничной величины,сигнал с выхода узла 18 записывает 1 в соответствующий триггер 25 блока 6, чем в дальнейшем добавляет к обслуживающимся заявкам новую приоритетную группу. Адресом триггера 25 блока 6 служит также код счетчика 5, вернее - величина, на единицу меньшая, чем этот код, что обеспечивается конструкцией блока 6, а именно - соединением блоков 20, 22 и 23. Аналогично декрементирование счетчика 5 осуществляется задним фронтом сигнала с выхода схемы 18, после чего на входы блоков 7 и 18 подается код следующего максимального и минимального соответственно значения граничной величины для следующего уровня.

Регистр 6 работает следующим образом. Первый дешифратор 20 определяет номера разрядов регистра 6 (триггеров 25), в которые при срабатывании блока 7 (18) записывается О (1). Запись производится через элемент И 23 (22). При поступлении

сигналов адреса текущей поступившей заявки от блока 3 через дешифратор 21 опрашивается соответствующий триггер 25. Если в нем записана 1, открывается элемент И 24 и через элемент ИЛИ 26 на выход

0 блока б поступает разрешающий единичный сигнал записи заявки из блока 8 в блок памяти 1.

Таким образом, устройство позволяет достичь высокого быстродействия за счет

5 восстановления обслуживания заявок более низких приоритетов при восстановлении ранее отказавших процессоров, т.е. достичь потенциального быстродействия, адаптивного к числу исправных в текущий момент

0 времени процессоров микропроцессорной системы. Адаптивное уменьшение (увеличение потока заявок при отказе) восстановлении процессоров позволяет достичь оптимального быстродействия системы и

5 максимума обслуженных заявок.

Формула изобретения Многопроцессорная вычислительная система, содержащая Н процессоров, блок памяти заявок, блок памяти номеров при0 оритетных групп, блок памяти признаков приоритетных групп, входной регистр, первый блок памяти граничных величин, первый узел сравнения, с первого по четвертый счетчики, причем вход заявок системы под5 ключей к информационным входам входного регистра и блока памяти номеров приоритетных групп, выход входного регистра подключен к информационному входу блока памяти заявок, выход которого под0 ключей к входу признака разрешения работы первого процессора, выход признака режима а-ro процессора (где а 1, ..., Н-1) подключен к входу признака разрешения работы (а+1)-го процессора, вход запроса

5 заявки и информационный вход а-го процессора подключены соответственно к выходу признака запроса заявки и к выходу признака неисправности (а+1)-го процессора, выход признака неисправности первого

0 процессора подключен к выходу признака неисправности системы, вход режима которой подключен к входам режима всех процессоров, информационный вход-выход блока памяти заявок через информацион5 ную магистраль подключен к информационным входам-выходам всех процессоров, выходы блока памяти номеров приоритетных групп подключены соответственно к адресным входам первой группы блока памяти признаков приоритетных групп, выход которого подключей к входам инкремента первого и второго счетчиков и к входу записи блока памяти заявок, информационные выходы первого, второго и третьего счетчиков подключены соответственно к адресным входам первой группы блока памяти заявок, к информационным входам первой группы первого узла сравнения и к адресным входам второй группы блока памяти заявок, вход синхронизации системы подключен к входу записи-считывания входного регистра, входу записи-считывания блока памяти номеров приоритетных групп и входу синхронизации первого узяа сравнения, выход которого подключен к входу установки в О блока памяти признаков приоритетных групп и входу инкремента четвертого счетчика, информационные выходы которого подключены соответственно к адресным входам второй группы блока памяти признаков приоритетных групп и соответственно к адресным входам первого блока памяти граничных величин, выходы которого подключены соответственно к информационным входам второй группы первого узла сравнения, отличающаяся тем, что, с целью повышения быстродействия системы за

счет перераспределения заданий между исправными и восстановленными процессорами системы, она содержит второй узел сравнения, второй блок памяти граничных

величин и элемент И, причем выход переполнения второго счетчика и выход признака запроса заявки первого процессора подключены соответственно к первому и второму входам элемента И, выход которого

подключен к входу декремента второго счетчика, к входу инкремента третьего счетчика, к входу считывания блока памяти заявок и к входу синхронизации второго узла сравнения, выход которого подключен к входу установки в 1 блока памяти признаков приоритетных групп и ко входу декремента четвертого счетчика, информационные выходы которого подключены соответственно к адресным входам второго блока памяти

граничных величин, выходы которого подключены соответственно к информационным входам первой группы второго узла сравнения, информационные выходы второго счетчика подключены соответственно к

информационным входам второй группы второго узла сравнения.

Оп7

23

. i

26

JI

Изобретение относится к вычислительной технике, в частности к адаптивным мультипроцессорным системам, перестраивающим свои характеристики в зависимости от заданных способов обработки данных и отказов отдельных процессоров,и может быть использовано в измерительно-вычислительных комплексах, системах автоматизации контроля сложных объектов. Целью изобрете мия является повышение быстродействия системы за счет перераспределения заданий между исправными и восстановленными процессорами системы, Поставленная цель достигается тем, что система содержит Н процессоров, блок памяти заявок, блок памяти номеров приоритетных групп, блок памяти признаков приоритетных групп, входной регистр, первый блок памяти граничных величин, два узла сравнения, второй блок памяти граничных величин и элемент И. 2 ил.

21

.Г

Фиг 2