Буферное запоминающее устройство Советский патент 1993 года по МПК G11C19/00 

Изобретение относится к импульсной технике и может быть использовано в различных устройствах автоматики и вычислительной техники.

Цель изобретения - упрощение схемы устройства за счет уменьшения числа связей.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 памяти, счетчики адресов считывания 2 и записи, счетчик 4 управления (реверсивный), дешифраторы адресов считывания 5 и записи 6, блоки сравнения 7 (все О) и 8 (все 1), элементы И 9 и 10 и соответствующие связи.

Буферное запоминающее устройство работает следующим образом.

Перед началом работы импульс по шине УСТ приводит счетчики 2-4 в нулевое состояние, что приводит к появлению на выходе блока 7 низкого, запрещающего считывание уровня, а на выходе блока 8 высокого, разрешающего запись уровня.. Таким образом разрешается запись в блок памяти. При приходе записывающих и считывающих импульсов счетчик 4 следит за тем, чтобы его состояние не было равно О (буфер пуст) или все разряды не были равны 1, что указывает на переполнение буфера, при этом срабатывает блок 8, вырабатывая на выходе низкий уровень запрета записи. Таким образом, при сохранении функционального назначения буферное запоминающее устройство имеет более простую схемную реализацию.

.. . Формула изобретения

Буферное запоминающее устройство, содержащее блок памяти, дешифратор записи, дешифратор считывания, счетчик адреса записи, счетчик адреса считывания., счетчик управления, первый и второй элементы И, первый и второй блоки сравнения, причем входы установки счетчиков адреса

ел С

00

о

XI

ел

ю

СА

записи и считывания и счетчика управления объединены и являются входом установки устройства, вход прямого счета счетчика управления и счетный вход счетчика адреса записи объединены и подключены к выходу первого элемента И, первый вход которого является входом записи устройства, второй вход первого элемента И соединен с выходом первого блока сравнения и является входом запрета записи устройства, входы первого блока сравнения соединены с соответствующими выходами счетчика управления, выход второго блока сравнения соединен с первым входом второго элемен- ,та И и является входом запрета считывания устройства, входом считывания которого является второй вход второго элемента И, выход которого соединен со счетным входом счетчика адреса считывания, выходы кото0

5

0

рого соединены с соответствующими входами дешифратора считывания, выходы которого соединены с адресными входами считывания блока памяти, выходы которого являются информационными выходами устройства, информационными входами которого являются информационные входы блока памяти, адресные входы записи которого соединены с выходами дешифратора записи, входы которого соединены с выходами счётчика адреса записи, отличающееся тем, что, с целью упрощения устройства, счетный вход счетчика адреса считывания соединен с входом обратного счета счетчика управления, выходы которого соединены с соответствующими входами второго блока сравнения, причем первый блок сравнения выполнен на элементе И-НЕ, а второй блок сравнения - на элементе ИЛИ,

Изобретение относится к импульсной технике и может быть использовано в различных устройствах автоматики и вычислительной техники. Цель изобретения - упрощение устройства. Устройство отличается простотой схемного решения за счет упрощения блоков сравнения и уменьшения числа связей между элементами. Устройство предназначено для согласования скоростей передающего и принимающего информацию устройств. Буферное запоминающее устройство содержит блок памяти, дешифратор записи, дешифратор считывания, счетчик адреса считывания, счетчик адреса записи, счетчик адреса считывания, счетчик управления, первый и второй элементы И, первый и второй бло.ки сравнения. 1 ил.

ЗШР. СЧ (БУФ.ПУСТ).