Устройство для выбора заданного числа повторений двоичных чисел Советский патент 1986 года по МПК G06F7/02 

Изобретение относится к вычислительной технике и автоматике и может быть использовано для выбора достоверной информации при обмене информацией между различнымиЗстройствами. Цель изобретения - повьшаение точности работы благодаря обеспечению выбора из любого чисел, представленных параллельным двоичным кодом m равных между собой значений На фиг. 1 изобраяеена структурная схема устройства; на фиг, 2 - эпюры поясняющие его работу. Устройство содержит буферный регистр 1 числа, первый триггер 2, вто рой счетчик 3, первьш счетчик 4, второй триггер 5, первый элемент 1-ШИ 6, второй элемент 7 запрета, мультип лексор 8 адреса оперативной памяти, блок 9 оперативной памяти,, дешифрато 10,- первый элемент 11 запрета, второй элемент ИЛИ 12, третий элемент ШШ 13, элемент И-НЕ 14, четвертый элемент ИЛИ 15, сдвиговьй регистр 16 Устройство для выбора заданного числа повторений работает следующим образом. Выходным сигналом четве-ртого эле, мента ИЛИ 15 (фиг. 2е) управляется работа блока 9 оперативной памяти: при лог. 1 на выходе элемента ИЛИ 15 блок 9 оперативной памяти переводится в режим записи, при режим считывания информации, причем для осуществления записи и считывания необходимо на вход управления режимом блока 9 опера,тивной памяти подать лог о О. Адрес записи и считывания блока 9 оперативкой памяти задается по его адресньм входам выходными сигналами мультиплексора 8 и первыми выходаьш первого счетчика 4. В исходном состоянии на выходе второго триггера 5 (фиг. 2з) и прямом выходе первого триггера 2 (фиг. 2г) лог/О, первый счетчик 4 и сдвиговый регистр 16 установлены в (Нулевое состояние. На выходах второго счетчика 3, подключенных к вторым информационным входам мультиплек сора 8, лог, а на выходе переноса счетчика 3 - лог. I, Мультиплексор 8 выходным сигналом второго триггера 5 установлен в состояние, при котором к первым адресным входам блока 9 оперативной памяти, определя ющим старпше разряды кода адреса это го блока, подключены выходы регистра 2 1. Мпадшие разряды кода адреса блока 9 оперативной памяти задаются по его вторым адресным входам кодом на выходах счетчика 4, установленного в нулевое состояние. На счетный вход второго счетчика 3 поступают импульсы с опорной частотой fon (фиг. 26), однако изменение состояний этого счетчика не происходит, так как на входе разрешения этого счетчика, подключенном к выходу второго триггера 5, будет лог, О, Изменение состояний счетчика 3 происходит по заднему фропту импульсов на его счетном входе при наличии сигнала лог. 1 на входе разрешения счета. Так как на выходе второго триггера «5 и выходах сдвигового регистра 16 лог. О, то на выходе четвертого элемента ИЛИ 15, а следовательно, и на подклоченном к нему входе управления режимом Запись-считывание блока 9 оперативной памяти будет лог. О. При этом блок 9 находится в режиме считывания, однако для считывания информации необходимо на тактовый вход блока 9 оперативной памяти (вход выбора кристалла) подать сигнал лог. О. В 1- сходном же состоянии на выходе тре;тьего элемента ИЛИ 13 лог. О (так как на выходах триггеров 2 и 5 лог. О), на выходе элемента И-ИЕ 14 лог, 1 и независимо от информации, записанной в блоке 9 оперативной памяти по адресу, задаваемому по его адресным входам, на выходе блока 9 будет лог. О. Первый счетчик: 4 имеет два счетных входа: первый, подключенный к второму выходу счетчика 3, и второй, подключенный к выходу элемента 11. Для работы счетчика 4 необходимо на его вход начальной установки, соединенный с выходом элемента ИЛИ 6, подать лог. О, при этом изменение состояний счетчика 4 будет происходить по переднему фронту сигнала на его втором счетном входе при наличии сигнала лог. 1 на первом, счетном входе или по отрицательному фронту на первом счетномВходе при наличии сигнала лог. О на втором счетном входе. В исходном состоянии на первом счетном входе счетчика 4 будет лог. 1, на остальных входах - лог. О. На входе начальной установки сдвигового регистра 16 будет лог. 1, поступающая с инверсного выхода первого триггера 2 через второй элемент ИЛИ

12, блoкиpyюE aя его работу. Изменение состояния сдвигового регистра 16 происходит по переднему фронту им пульсов, поступающих на его вход с выхода элемента И-НЕ 14, при наличии сигнала лог. О на входе начальной установки.

В процессе работы устройства на его входы 5j. . . Ьц поступают коды чисел (фиг. 2а), сопровождаемые тактовым импульсом по входу и. По тактовому импульсу в регистр 1 записывается код входного числа, которьгй задает адрес старших разрядов считывания из ячеек блока 9 оперативной памяти. Этим же тактовым импульсом первый триггер 2 устанавливается в состояние, при котором на его прямом выходе будет лог. 1 (фиг. 2г), а на инверсном - лог. О, что приводит к появлению на входе начальной установки (R-входе) сдвигового регистра 16 лог. О. Появление лог. 1 на прямом выходе триггера 2 разрешает прохождение импульсов от источника опорной частоты f через элемент И-НЕ 14 на вход сдвигового регистра 16 и тактовый вход блока 9 оперативной памяти, т.е. разрешается считывание информации из блока 9 оперативной памяти. Длительность положительного полупериода опорной частоты о„ определяет время наличия сигнала лог. О на тактовом входе блока оперативной памяти и должна быть достаточной для считывания достоверной информации из блока 9. Эта длительность должна быть не менее суммы времен задержки сигнала в регистре 1, мультиплексоре 8 и собственно времени считывания блока 9 оперативной памяти. В исходном состоянии по всем адресам блока 9 оператив ной памяти записаны лог. О. Поэтому информация на вьпкоде блока 9 не изменится, а по положительному фронту импульса на входе сдвигового регистра 16 (фиг. 2д) на выходе первого разряда этого регистра, а следова

тельно, и на выходе четвертого элемента ИЛИ 15 (фиг. 2е) появится лог. 1. Этим сигналом блок 9 оперативной памяти переводится в режим записи. При этом в ячейку блока 9 оперативной памяти, старшие разряды которой задаются выходным кодом регистра 1 (т.е. кодом входного числа) , а младшие - выходным кодом первого счетчика 4 (который уста267402Ч

новлен в нулевое состояние), записывается лог. 1 (так как на информационном входе блока 9, подключенном к прямому выходу первого триг5 гера 2 будет лог. 1). По следующему положительному фронту на входе сдвигового регистра 16 он переходит в состояние, характеризующееся выходным кодом 10, т.е. на выходе втоJQ рого разряда этого регистра появляется лог. 1, поступающая на тактовый вход второго триггера 5. Однако состояние этого триггера не изменяется, так как на информационный вход

J5 этого триггера подается лог. О с выхода дешифратора 10. Сигналом лог. 1 с выхода второго разряда регистра 16 через элемент ИЛИ 6 первый триггер 2 по входу установки лог.

20 О устанавливается в исходное состояние, что приводит к появлению лог. 1 на инверсном выходе этого триггера и установке сдвигового регистра 16 в нулевое состояние.

25 С приходом следующего кода числа, сопровождаемого тактовым импульсом, . код этого числа записьшается в регистр 1, а первый триггер 2 устанавливается в состояние, при которомна его прямом выходе будет лог.1,

30 что приводит к считыванию информации из ячейки блока оперативной памяти, старшие разряды адреса которой определяются кодом поступившего числа, а младшие - выходным кодом первого

35 счетчика 4, который установлен в состоянии 000. Если код входного числа . повторился, то в ячейке по этому адресу записана лог. 1, т.е. на выходе блока оперативной памяти будет

лог. 1 (фиг. 2ж) и на выходе первого элемента 11 запрета по отрицательному фронту сигнала опорной частоты, поступающего на инверсный вход этого элемента, появится лог. 1

5 (фиг. 2и), поступающая на второй счетный вход первого счетчика 4 и . через второй элемент ИЛИ 12 - на вход начальной установки сдвигового регистра 16. В результате код на пер50 вых выходах первого счетчика 4 станет равным 001, а состояние регистра 16 не изменится. По следующему периоду опорной частоты (при появлении сигнала лог. О на первом входе бло55 ка 9 оперативной памяти) будут считываться данные по адресу, старшие разряды которого определяются выходным кодом ранее поступившего числа, записанного в регистре 1, а младшие - вы ходным кодом первого счетч ка 4,, равным 001, По этому адресу в блоке 9 в исходном состоянии был запи.сан лог. О, поэтому по следующему положительному фронту импульса поступающему на счетный вход регистра 16, последний переходит в состояние . при котором на выходе его первого разряда будет лог. 1. Выходньм сиг налом первого разряда регистра 16 блок оперативной памяти переводится в режим записи и в него по адресу, определяемому кодами на выходах регистра 1 и счетчика 4, записывается лог. 1, после чего первый триггер 2 и регистр 16 устанавливаются в исходное состояние аналогично описанному. При этом выходным сигналом пер вого элемента ИЛИ 6 первьш счетчик 4 по входу начальной установки также устанавливается в исходное состояние При поступлении кода числа, отличного от предыдущих, лог. 1 запишется в ячейку блока 9 оперативной памяти, старшие разряд, которого равны коду этого числа, а младшие равны 000, Если код числа повторяется ol; раз (для случая, показанного на фиг,2, /пп 3) J то после повторения кода первый счетчик 4 установится в состояние,, при котором на выходе дешифратора 1Г). а следовательно, и на выходе элемента 7 запрета -появится лог. 1 (фиг. 2к), что свидетель ствует о повторен1-ш кода числа, затесанного в регистре 1, пт раз „ После этого при установке регистра 16 в состояние, при котором на его втором выходе,, подключенном к тактовому входу триггера 5j появится сигнал лог, 1, первый первый триггер 2 устанавливается в исходное сос тояние, а триггер 5, на информап ионном входе которого лог. 1 с выхода дешифратора 10, устанавливается в состояние лог. 1 (фиг„ 2з)э что блокирует прохо кдение сигнала лог. 1 с выхода дешифратора 10 через элемент 7 запрета и разрешает работу второго счетчика Зо Мультиплексор 8 устанавливается в состояниеj при котором к первым адресным: входам блока 9 оперативной памяти подключаются выходы второго счетчика 3, Так как на выходе второго триггера 5 лог. 1, то через элемент ИЛИ li блок 9 переводится в режим записи. 026 а на его тактовьш вход разрешается прохоящение импульсов от ист.очника опорной частоты через элемент И-НЕ 14. Счетчики 3 к 4 работают в режиме счета, при этом изменение состояний счетчика 4. происходит при появленш-1 иьшульса на выходе переноса счетчика 3. Это приводит к последовательному изменени о адресов блока 9 и записи во все : ячейки блока 9 оперативной памяти сигнала лог. О, поступающего на информационный вход блока 9 с прямого выхода-триггера 2. Изменение адресных кодов блока 9 будет осуществляться с частотой, определяемой сигналом опорной частоты, при этом длительность положительного полупериода опорной частоты должна быть не менее времени цикла записи блока 95 а длительность отрицательного полупериода, во время которого на тактовом входе блока 9 будет лог. 1, должна быть достаточной для формирования адресного кода. После записи по всем адресам блока 9 на выходе переноса первого счетчика 4 появляется сигнал лог. 1 (фиг. 2л), устанавливалощий второй триггер 5 по его входу установки лог. О (R -входу) в состояние лог. О, при этом через элемент ИЖ1 6 счетчик 4 по входу начальной установки таклсе установится в нулевое состояние, т.е. устройство вернется в исходное состояние. Если же из всего массива в -ti чисел не будет зафиксировано m равных между собой значений, то сигналом, поступаю Ц1-1м по входу начальной установки,, второй триггер 5 по его втором: входу (З-входу) устанавливается в состояние лог. 1, а первый триггер 2 и второй счетчик 4 в исходное состояние, и происходит установка устройства в исходное состояние. Формула изобретения Устройство для выбора заданного числа повторений двоичных чисел, содержащее блок оперативной памяти, первый счетчик, второй счетчик, о тл и ч а ю щ е е с я тем, что, с целью упрощения5, в него введены буферньй регистр числа, мультиплексор адреса оперативной памяти, первый, второй, третий и четвертый элементы ИЛИ, дещифратор, первый и второй триггеры. первый и второй элементы запрета, сдвиговый регистр, элемент И-НЕ, причем группа информационных входов устройства сйединена с группой информационных входов буферного регист ра числа, а тактовый вход устройства подключен к входу записи буферного регистра числа и входу установки в 1 первого триггера,выходы буферног регистра числа подключены к первой группе информационных входов мультип лексора, вторая группа информационных входов которого соединена с выхо дами разрядов второго счетчика, выхо переноса второго счетчика подключен первому счетному входу первого счетчика, второй счетный вход которого соединен с вых:одом первого- элемента запрета, выходы мультиплексора соеди нены с первой группой адресных входо блока оперативной памяти, вторая группа адресных входов которого подключена к выходам разрядов первого счетчика и входам дешифратора, выход дешифратора подключен к информацйонному входу второго триггера и входу второго элемента запрета, выход второго элемента запрета является выходом устройства, счетный вход второго счетчика, первый вход элемента И-НЕ, инверсный вход перво го элемента запрета подключены к входу сигнала опорной частоты устройства, прямой вход первого элемента запрета соединен с выходом блока оперативной памяти, выход первого элемента запрета подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к инверсному выходу первого триггера, прямой выход которого подключен к информационному входу блока оперативной памяти и первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом элемента И-НЕ, выход элемента И-НЕ соединен с тактовым входом блока оперативной памяти и входом управления сдвигом сдвигового регистра, вход начальной установки которого подключен к выходу второго элемента ИЛИ, выход первогоразряда сдвигового регистра подключен к первому входу четвертого элемента ИЛИ, второй вход которого, соединен с выходом второго триггера, инверсным входом второго элемента запрета, входом разрешения счета второго счетчика, управляющим входом мультиплексора и вторым входом третьего элемента ИЛИ, выход четвертого элемента ИЛИ подключен к входу управления режимом блока оперативной памяти, .выход второго разряда сдвигового регистра подключен к первому входу первого элемента ИЛИ и к тактовому входу второго триггера, вход установки в О которого соединен с выходом переноса первого счетчика и вторым входом первого элемента ИЛИ, вход установки в 1 второго триггера соединен с третьим входом первого элемента ИЛИ и входом начальной установки устройства, выход первого элемента ИЛИ соединен с входами установки первого триггера и первого счетчика.

Изобретение относится к вычислительной технике и автоматике и может быть использовано для выбора достоверной информации при обмене информацией между различными устройствами. Целью изобретения является повышение точнрсти работы благодаря обеспечению выбора из любого ряда п чисел, представленных параллельным двоичным кодом m равных между собой значений. Устройство содержит буферный регистр числа, счетчики, триггеры, элементы ИЛИ, запрета, И-НЕ, блок оперативной памяти, мультиплексор адреса оперативной памяти, дешифратор, сдвиговый регистр. В блок оперативной памяти устройства записывается массив чисел, имек1щий m равных чисел..Цикл работы заканчивается после выбора кода числа, записываемого в регистре, m раз. При отсутст§ вии равных чисел устройство автоматически устанавливается в исходное (Л состояние. 2 ил.