Устройство коммутации широкополосных сигналов Советский патент 1993 года по МПК H04M3/00 

Ю

С

В устройстве коммутации широкополосных сигналов с матрицей точек связи, на полевых транзисторах, каждый блок коммутации Klj, который управляется своим блоком памяти HIJ, выполнен в виде последовательной схемы переключающего транзистора Тк и входного транзистора Те, каждая из горизонталей ZI матрицы через свой транзистор предварительного заряда, управляемый тактовым сигналом предварительного заряда, соединена с одним полюсом источника питания для устранения ведущих к бло- кам коммутации тактовых линий считывания, противоположная горизонталь матрицы названной последовательной схемы жестко (прямо или через индивидуальный для каждой выходной линии матрицы дополнительный транзистор Та) соединена с другим полюсом источника питания. 1 з.п. ф-лы, 7 ил.

Современные разработки в области техники связи ведут к интегрированным систе- мам передачи и распределения для узкополосных и широкополосных услуг связи, которые предусматривают в качестве среды передачи для абонентских линий световоды, через которые, ведутся как узкополосные услуги связи, как, в частности, цифровая телефония скоростью 64 кбит/с, так и широкополосные услуги связи, в частности видеотелефония со скоростью 140 ме- . габит/с, причем на телефонных станциях (предпочтительно имеющих общие устройства управления) устройства связи для узкополосных сигналов и для широкополосных сигналов могут предусматриваться рядом друг с другом.

Целью изобретения является снижение- потребляемой мощности без снижения помехоустойчивости.

На фиг. Т показана схема устройства коммутации широкополосных сигналов, на фиг. 2-6 - детали схёмно-технической реализации по изобретению, на фиг. 7 - диаграммы сигналов.

На схеме 1 фиг. 1 показано устройство коммутации широкополосных сигналов, в котором на ведущих к вертикалям S1...S...Sh матрицы точек связи входах e1...ej...en предусмотрены входные блоки E1...Ej...En, а горизонтали Z1...Zi...Zm, достигшие выходов матрицы соединений a1...ai.,.am. снабжены выходными усилителями А1...Ai..,Am.

Матрица имеет узлы коммутации КР11..,KPij...KPmn, которые управляются блоком памяти.

Блоки памяти ...HIJ..... по фиг. 1 управляются двумя дешифраторами управления, а именно, дешифратора строк DX и дешифра00

со

00

00

00

оо

(А

тора стобцов DY, через соответствующие линии управления x1...xl....xm, Y1...Yj...Yn по двум координатам.

Для этого можно, как это показано на фиг. 1, оба дешифратора управления DX, DY запитывать сигналами со входных регистров RegX, RegY адресами строк и столбцов точек связи, общих для ряда матрицы (строки или стобца), на которые они отдают на управляющей линии, соответствующей адресу ряда точек связи, сигнал управления 1. Совпадение сигнала управления строки 1 и сигнала управления столбца 1 в точке перекрещивания соответствующей строки матрицы с соответствующим столбцом матрицы при создании соответствующего соединения обуславливает тогда активацию находящейся там удерживающей ячейки памяти, например, блока памяти Hij, с тем следствием, что управляемый блоком памяти (Hij) блок коммутации, например, элемент связи Kij становится проводящим.

Чтобы при прекращении связи рассмотренный в примере блок коммутации Kij снова заперся, из дешифратор управления X должны пойти такие сигналы со входного регистра Reg X с соответствующим адресом строки, чтобы дешифратор строк DX снова выдал сигнал управления строки 1 на своей выходной линии Xi и одновременно дешифратор столбцов DY со своего входного регистра Reg Y например, получил бы пустой адрес, или адрес стобца, где отсутствуют точки связи, так что он на своей линии YI выдает нулевой сигнал-управления вертикали, встреча единичного управления горизонтали и нулевого сигнала управления вертикали в блоке памяти Hij обнулит ее, так, чтоуправляемыйееблок коммутации Kij запирается.

Блоки памяти ...Hij,...могут быть выпол- нены известным образом, как например, из Европейской заявки 0 238834, изображенные на фиг. 5 и 6, с n-канальным транзистором Tnh и двумя включенными накрест инверсными схемами (КМОП) инверт.орные схемы Тр , Тп, Тр, Т на фиг, 5 и п-канэль- ные МОП инверторные схемы Тп 1 Тп , Тп1, Тп на фиг. 6, причем одна инвертор- пая схема по входу соединена с соответствующим выходом дешифратора Yi дешифратора управления через п-каналь- ный транзистор Tnh, который в свою очередь по управляющему электроду нагружен выходным сигналом дешифратора xi соответствующего выхода дешифратора другого дешифратора управления, и причем инвер- торная схема по выходу ведет на вход управления S соответствующего элемента связи.

Как могут быть схемно реализованы блоки коммутации ...Kij.... показано на фиг. 2, 3 и 4, блоки коммутации ....Kij... каждый состоит из последовательной схемы переключающего транзистора Тк, управляемого по входу от блока памяти открывающим или запирающим сигналом, и входного транзистора Те, управляющий электрод которого соединен с соответствующей вертикалью

матрицы Sj, причем обращенный ст последовательной схемы второй электрод транзистора Тк (на фиг. 3 и 4), или же транзистора Те (на фиг. 2) соединен с соответствующей горизонталью матрицы Zi.

в изображенных на фиг. 2-4 примерах исполнения горизонталь матрицы Zi соединяется через схему предварительного заряда с.полюсом (Uss на фиг. 2, UDD на фиг. 3 и 4) источника питания Uss-UuD, которая, как

видно из фиг. 2-4, известным образом (например, из Еероп. заявки О 202 479) образована на транзисторе предварительного заряда Tipc, управляющий электрод которого подключен к тактовой линии предварительного заряда ТРС.

Главный электрод, обращенный от последовательной схемы входного транзистора Те (на фиг. 3 и 4) или Тк (на фиг. 2) непрерывно, т.е. без тактового управления

соединен с другим полюсом источника питания Uss масса (на фиг. 3 и 4) или UDD (на фиг, 2) источника рабочего напряжения, для чего при прямом соединении по фиг. 2 и фиг. 3 может использоваться соответствующий

5 полюс рабочего напряжения (Uss, масса или UDD на фиг. 5 и 6) индивидуальной для точки связи ячейки удерживающей памяти Hij (на фиг. 1, фиг. Б и 6), так что и без того необходимо снабжение рабочим напряжением

0 блока памяти Hij используется и для питания управляемого этим блоком памяти Hij блока коммутации Kij. В примере исполнения по фиг. 4 обращенный от последовательной схемы главный электрод входного

5 транзистора (Те) через соединенный управляющим электродом с выходом am выходной усилительной схемы индивидуальный для выходной линии транзистор Tai соединен с другим полюсом Uss источника пита0 ния. За этот счет при соответствующем изменении уровня сигнала НУ выходе ain ьыходного усилителя Ai отдельный транзистор Tai запирается, так что избегают дель- нейшего перезаряда.выходной линии, и

5 этим ограничивается амплитуда сигнала.

Как ьидно из фиг. 2, последовательная схема транзистора Тк-Те каждого блока коммутации Kij входным транзистором Те может быть соединена с горизонталью матрицы Zi. При этом входной транзистор Те,

если смотреть со стороны горизонтали матрицы Zi, некоторым образом является прозрачным, так что изменения состояния сигнала на вертикали матрицы Sj через ка- Нальную емкость входного транзистора Те Уакже при запертом блоке коммутации KIJ Проникает на горизонталь матрицы ZI.

Это проникание можно предотвратить, если в последовательной схеме транзисторов Тк-Те каждого блока коммутации Kij поменять местами входной транзистор Те и переключающий транзистор Тк, как это и показано на фиг. 3 и 4, где последовательная схема из транзисторов Тк-Те каждого блока коммутации Kij подключена к выход- ной линии матрицы переключающим транзистором Тк.

В качестве транзисторов предпочтительно применять n-касальные транзисторы. Соответственно в примерах исполнения по фиг. 2 и фиг. 4 все транзисторы п-каналь- иого типа, тогда как в примере исполнения по фиг. 3 использованные в блоке коммутации. ..KIJ... (Те, Тк)-п-каналыюго типа, а транзисторы предварительного заряда ()-р-канального типа.

Посредством соответствующего, попадающего на управляющий электрод каждого транзистора предварительного заряда (Tipc) тактового сигнала Трс осуществляют то, что за каждую фазу предварительного заряда pv (фиг. 7) каждый транзистор предварительного заряда (Tipc) проводит, а остальная часть промежутка . времени коммутации бита (ph на фиг. 7) его запирает, так что во время фазы предварительного заряда pv горизонтали матрицы.....Zi.....через соответствующий транзистор предвари- тельного заряда (Tipc на фиг. 2-4) по меньшей мере приближенно заряжаются до соответствующего рабочего потенциала (Uss на фиг. 2, UDD на фиг. 3 и 4). Такой подходящий для работы в примерах исполнения по фиг. 2 и 3 тактовый сигнал изображен на фиг. 7 в стрске Трс, для примера исполнения по фиг, 4 следует применять инвертированный тактовый сигнал предварительного заряда.

В последующей главной фазе ph (фиг. 7, внизу) в примере высоким логическим уров- нем тактового сигнала предварительного заряда Трс (см. фиг. 7 строка Трс) транзисторы предварительного заряда Трс (фиг. 2-4) запираются. Если теперь в блоке коммутации Kij его предпочтительно п-канальный ключевой транзистор Тк (фиг. 2-4) является проводящим за счег имеющегося на управляющем входе S сигнала в примере высокого логического уровня (см. фиг. 7, строка S), и таким образом блок коммутации является

в состоянии проключения, то в зависимости от передаваемого со входа бита на соответствующей вертикали SJ матрицы через соответствующий блок коммутации KIJ разрядит и горизонталь матрицы Zi или же останется на принятом во время фазы предварительного заряда pv рабочем потенциале: если на соответствующей входной линии матрицы (линия столбца Sj имеется нижний логический уровень сигнала, как это показано на фиг. 7, строка Sj, пунктирной линией, и если соответственно этому n-канальный входной транзистор Те (на фиг. 2-4) соответствующего блока коммутации Kij будет заперт, поэтому соответствующая горизонталь матрицы (линия строки) Zi через этот блок .коммутации Kij не разрядится, а останется, при условии, что никакой другой подсоединенный к этой горизонтали матрицы (линия строки) Z1 блок коммутации не находится в состоянии коммутации, на уровне потенци- .ала предварительного заряда (Uss в примре исполнения по фиг. 2, UDD в примерах исполнения по фиг. 3 и 4).

Если, напротив, на рассматриваемой вертикали матрицы (линия столбца Sj) действует верхний логический уровень сигнала, как это показывает на фиг. 7 строка Sj сплошной линией, и если соответственно этому входной транзистор Те (на фиг. 2-4) рассматриваемого блока коммутации Kij также как и переключающий транзистор Тк оба проводят, то горизонталь матрицы (линия строки) Zi через этот блок коммутации разрядится и приведет к дополнительному рабочему потенциалу UDD в примере исполнения по фиг. 2, Uss в примере исполнения по фиг. 3 и фиг. 4.

Таким образом, всякий входной сигнал коммутируется на выход в инвертированном виде.

Формула изобретения 1. Устройство коммутации широкополосных сигналов, содержащее коммутационную матрицу, во входы вертикалей и в выходы горизонталей включены соответственно входные блоки и выходные усилители, а в точках пересечения вертикалей и горизонталей они соединены узлами коммутации, управляемыми блоками памяти, при этом узлы коммутации содержат последовательно соединенные переключающий и входной транзисторы, при этом управляю- щи й электрод переключающего транзистора соединен с блоком памяти, второй электрод переключающего-входного транзистора соединен с горизонталью матрицы, вертикаль которой соединена с управляющим электродом сходного транзистора, а

входы горизонталей соединены с одним электродом транзистора предварительного разряда/управляющий электрод которого соединен с линией тактового сигнала, а другой электрод соединен с одним полюсом источника питания, отличающееся тем, что, с целью снижения потребляемой мощности без снижения помехоустойчивости, второй электрод входного-переключающего

Reg

DX

XI

Фиг./

0

транзистора соединен с другим полюсом источника питания.

lw

Ч

Z

iz

Ml

. Ј tncb

ssn

3d , . i ООП

j odii

8888C8i