Формирователь последовательностей импульсов Советский патент 1993 года по МПК H03K3/84 

Изобретение относится к импульсной ICXHMKO и может быть использовано в кэче- стг.о устройства поддержки полутонового телепио ионного изображения технического зрения.

Известен формирователь последовательностей импульсов (авт. св. СССР № 1248029, кл. Н 03 КЗ/72. 1984), содержащий блок ввода информации, блоки памяти, формирователь адреса, дешифраторы, распре- делитель импульсов, логические элементы, вычитатель, элемент задержки, цифроана- логовые преобразователи и генератор импульсов.

Недостатком известного формирователя является низкое быстродействие из-за невозможности совмещения считывания текущего кода с возможностью внесения изменения в считываемую последовательность.

Наиболее близким техническим реше- нием к изобретению является формирователь последовательности импульсов (авт. св. СССР Г 1322275, кл. Н 03 КЗ/84, 1985). содержащий блок управления, счетчик адреса, блок ввода информации, блок памяти, коммутатор и регистры.

Недостатком этого формирователя является низкое быстродействие, так как для записи информации и блок памяти необходимо прервать считывание и включить ре- жим записи.

Цель изобретения - повышение быстродействия формирования.

Цель достигается тем, что в формирователь последовательности импульсов, со/дер- жащий генератор импульсов, выход которого подключен к входу формирователя адреса, блок ввода информации, адресные выходы которого подключены к первой группе входов первого мультиплексора зы- ходы которого подключены к адресным входам первого блока памяти, введены второй мультиплексор, второй блок памяти и блок синхронизации, выход которого подключен к управляющему входу первого мультиплек- сора и входу записи первого блока памяти, выходы которого подключены к первой группе входов второго мультиплексора, вторая группа входов которого соединена с ад- ресными выходами блока ввода информации, выходы данных которого соединены с входами данных первого и второго блоков памяти, при этом адресные входы второго блока памяти соединены с выходами второго мультиплексора, разрядные вы- ходы Формирователя адреса подключены к второй группе входов первого мультиплексора, а первый и второй выходы формирователя адреса подключены к первому и второму входам блока синхронизации, третий вход которого соединен с первым выходом блока ввода информации, второй выход которого соединен с управляющим входом второго мультиплексора и с входом записи второго блока памяти, выходы которого являются выходами устройства.

Не известно техническое решение, характеризующееся совокупностью существенных признаков, изложенных в отличительной части формулы изобретения, направленной на решение.той же задачи и дающей аналогичный положительный эффект, т.е. предлагаемое техническое решение соответствует критерию существенные отличия.

На фиг.1 представлена функциональная схема формирователя последовательности импульсов; на фиг.2 приведен пример выполнения формирователя адреса; на фиг.З - пример выполнения блока синхронизации с временными диаграммами, показанными на фиг.4.

Формирователь последовательностей импульсов (фиг.1) содержит генератор 1 импульсов, формирователь 2 адреса с выходами 3, 4, мультиплексор 5 а дреса, первый и второй блоки б и 7 памяти, блок 8 синхронизации, мультиплексор 9, блок 10 ввода информации, содержащий буферный регистр 11 адреса и данных, дешифратор 12с выходами 13, 14, элемент ИЛИ 15. Выход генератора 1 подключен к входу формирователя 2 адреса, адресные выходы блока 10 ввода информации подключены к первой группе входов мультиплексора 5, выходы которого подключены к адресным входам блока б памяти. Выход блока 8 синхронизации подключен к управляющему входу мультиплексора 5 и входу записи блока 6 памяти, выходы которого подключены к первой группе входов мультиплексора 9. Вторая группа входов последнего соединена с адресными выходами блока 10 ввода информации, выходы данных которого соединены с входами данных блоков 6 и 7 памяти, адресные входы блока 7 памяти соединены с выходами мультиплексора 9. Разрядные выходы формирователя 2 адреса подключены к второй группе входов мультиплексора Ъ, а первый и второй выходы - к первому и второму входам блока 8 синхронизации, третий вход которого соединен с первым выходом блока 10 ввода информации, второй выход блока 10 соединен с управляющим входом мультиплексора 9 и с входом записи блока 7 памяти, выходы которого являются выходами устройства.

Формирователь 2 адреса (фиг.2) содержит счетчик 16 импульсов и дешифратор 17, первый, второй и третий выходы которого подключены соответственно к входам

чиков 16, выходы которых подключены к входам дешифратора 17.

Блок 8 синхронизации (фиг.З) содержит последовательно соединенные триггеры 18, 19.

Формирователь последовательности импульсов работает следующим образом.

Перед началом работы в блок 6 памяти через буферный регистр 11 блока 10 по адресным выходам и выходам данных извне вносятся коды в той последовательности, в которой они считываются из устройства, а в блок 7 памяти по тем же выходам заносятся данные в соответствии с требуемым законом изменения кодов в выходных последо- вательностях. Дешифратор 12 блока 10 ввода информации распознает обращения извне, адресованные к блокам 6 и 7, вырабатывая сигналы на выходах 13 и 14соответ- ственно и подключая выходы адреса и данных к внешним устройствам через бу- ферный регистр 11с помощью сигнала Е на его входе и элемента ИЛИ 15.

Генератор 1 вырабатывает тактовые им- пульсы, поступающие на счетный вход счет- чика 16 формирователя 2 адреса. Выходы счетчиков 16 и 16 являются адресными входами дешифратора 17(фиг.2). При определенных кодовых комбинациях на пераом и втором выходах дешифратора 17 форми- руются импульсы, сбрасывающие счетчики 16 и 16 в начальное состояние, на третьем выходе дешифратора формируется импульс, продвигащий счетчик 16 на единицу, а на четвертом выхбде формируется им- пульс, позволяющий синхронизировать внешние устройства. Таким образом обеспечивается заданный коэффициент пересчета счётчиков 16 и 16 и формируется импульс синхронизации необходимой фор- мы и длительности.

Формируемые формирователем 2 адреса адресные коды через мультиплексор 5 поступают на адресные входы блока 6 памяти, из которого считываются данные, зане- сенные при начальной загрузке. Эти данные через мультиплексор 9 подаются на адресные входы блока 7 памяти. Блок 7 является по существу справочной таблицей и позволяет оперативно менять динамический диа- пазон выходных кодов М, а также закон изменения выходного кода М, не изменяя содержимое блока 6 памяти.

Для изменения содержимого блока 6 памяти (записи новой программы) на выхо- дах адреса и данных буферного регистра 11 устанавливаются необходимые значения, дешифратор 12 на выходе 13 формирует сигнал, который поступает на вход блока 8 синхронизации, а через элемент ИЛИ 15 на

вход разрешения Е буферного регистра 11. Сигналом с выхода блока 8 осуществляется подключение блока 6 памяти через мультиплексор 5 к выходам адреса и данных буферного регистра 11 (а через него к внешним устройствам). Этим же сигналом осуществляется запись в блок 6 памяти.

Особенностью заявляемого устройства является возможность изменения текущей программы без нарушения процесса выдачи выходных кодов в последовательностях М. Это достигается разбиванием цикла обращения к блоку 6 памяти на две части: холостой цикл и цикл чтения (фиг.4а). Во время цикла чтения производятся выборка данных из блока 6 памяти и запоминание их в блоке 7 памяти до следующего цикла чтения. Запись новых данных в блок 6 памяти осуществляется только во время холостого цикла, не нарушая процесса считывания данных.

Синхронизация процесса записи с холостым циклом обеспечивается блоком 8 синхронизации (фиг.З). На R-вход триггера 1,9 с выхода 3 формирователя 2 адреса поступают сигналы прямоугольной формы. Единичный уровень на выходе триггера 19 соответствует циклу чтения, а нулевой уровень - холостому циклу (фиг.4д).

При поступлении сигнала требования записи с выхода 13 (фиг.46) дешифратора 12 на С-вход триггера 18 на его выходе устанавливается единичный уровень (фиг.4г), кото- рый поступает на D-вход триггера 19, на С-вход которого поступает сигнал с выхода 4 формирователя 2 адреса (фиг.45). Причем эта процедура разрешена только во время холостого цикла, что обеспечивает сигнал (фиг.4л), поступающий на R-вход триггера 19. С установлением единичного уровня на прямом выходе триггера 19 на его инверс- ном выходе устанавливается нулевой уровень, которым триггер 18 сбрасывается в начальное состояние до поступления нового сигнала с выхода 13 дешифратора 12 (фиг.4в). Очередной сигнал с выхода 4 формирователя 2 адреса, строго синхронизированный с циклом чтения и холостым циклом, поступает на С-вход триггера 19, на прямом выходе которого формируется нулевой уровень, завершающий цикл записи.

Изменение содержимого блока 7 памяти происходит под управлением сигнала с выхода 14 дешифратора 12. При этом переключается мультиплексор 9 и выходы адреса и данных блока 7 па,мяти через выходы адреса и данных буферного регистра 11 могут быть подключены к внешним устройствам.

С выхода формирователя 2 адреса формируется дополнительный сигнал, с помощью которого возможно обеспечение синхронизирования процесса считывания кодов последовательностей М с контрольным устройством (например, осциллографом или видеомонитором).

Таким образом, в данном формирователе последовательности импульсов по отношению к прототипу повышается быстродействие из-за возможности совме0

щения считывания текущего кода и записи изменения в считываемую последовательность за счет наличия второго блока памяти и мультиплексора. Кроме того, данное устройство формирует дополнительный сигнал синхронизации, что расширяет область его применения.

(56) Авторское свидетельство СССР № 1322275, кл. Н 03 К 3/84, 1985.

Формула изобретения

ФОРМИРОВАТЕЛЬПОСЛЕДОВАТЕЛЬНОСТЕЙ ИМПУЛЬСОВ, содержащий генератор импульсов, выход которого подключен к входу формирователя адреса, блок ввода информации, адресные выходы которого подключены к первой группе входов первого мультиплексора, выходы которого подключены к адресным входам первого блока памяти, отличающийся тем, что, с целью повышения быстродействия формирователя, в него введены второй мультиплексор, второй блок памяти и блок синхронизации, выход которого подключен к управляющему входу первого мультиплексора и входу записи первого блока памяти, выходы которого подключены к первой группе входов второго мультиплекLP

Ц

J

/ V

16

.±3..

V

сора, вторая группа входов которого соединена с адресными выходами блока ввода информации, выходы данных которого соединены с входами данных первого и второго блоков памяти, адресные входы второго блока памяти соединены с выходами второго мультиплексора, причем разрядные выходы формирователя адреса подключены к второй группе входов перво- j го мультиплексора, а первый и второй выходы формирователя адреса подключены к первому и второму входам блока синхронизации, третий вход которого соединен с первым выходом блока ввода информации,, второй выход которого соединен с управляющим входом второго мультиплексора и входом записи второго блока памяти, выходы которого являются выходами устройства.

17

iwij А ф

.J

cpue.Z

а 5

в

Л.

г п

.

tpt/г.З

П

(pt/tp.-fc