ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С БЛОКОМ КОНТРОЛЯ Советский патент 1966 года по МПК G06F12/00 G06F11/14 

Известны запоминающие устройства (ЗУ) цифровой вычислительной машины с блоками контроля, содержащие оперативные накопители, адресные устройства, узлы связи, узлы записи, воспроизведения, приема и выдачи кодов, узлы местного управления, регистр числа и блоки контроля.

Предложенное устройство отличается от известных тем, что в нем блок контроля содержит схему автономного управления, схему обнаружения ошибок, дополнительный регистр числа и схему передачи. Входы схемы передачи подключены к выходам узла воспроизведения и прямым выходам регистра числа запоминаюидего устройства. Входы дополнительного регистра числа соединены с выходами схемы передачи, выхо/чы дополнительного регистра подсоединены к схеме обнаружения ощибок, выход которой нодключен к схеме автономного унравления. Схема автономного управления соединена с узлом местного унравления, схемой норедачн и дополнительным регистром. Это позволяет сократить время обнарул ;ения и онределения места неисправности в нроцессе работы машины.

си 3, узел воспроизведения 4, узел приема и выдачи кодов 5, регистр числа ЗУ 6, узел связи ЗУ с адресной магистралью 7, узел местного управления ЗУ 8, схему передачи чисел

9, дополнительный регистр числа W, схему обнаружения ошибок 11, схему автономного управления 12, адресную магистраль 13, числовую магистраль 14, сигнальную магистраль /5, клемму «начало контроля 16, клемму «конец контроля 17.

Работа онисываемого устройства основана на методе двукратного обращения к каждой ячейке намяти с операцией поразрядного инвертирования считываемых кодов в те интервалы времени, когда ЗУ не загружено реализацией основной программы.

В такие момепты времени запоминающее устройство переводится в режим контроля. Командой на клемму 16 блокируются связи

ЗУ с другими устройствами машины и производится нереход на управление от схемы автономного управления 12. При этом постунающне в нроцессе работы ЗУ адресная и управляющая информации имитируются схемой

автономного управления. В качестве контрольной информации используются хранимые в ЗУ кодЕл чисел и команд. зультата первого обращения к ячейке памяти (схема передачи 9 и дополнительный регистр 10). Так как в режиме контроля проверяется состояние оборудования, а не вычислительный процесс, то задачей проверки является обнаружение систематической ошибки. Чтобы выявить систематическую ошибку иад считываемой информацией в каждом из обращений к ячейке памяти выполняется операция поразрядной инверсии в основном канале. При нервом обращении считываемая информация направляется но двум каналам: основному (цепь 4-6) и дополнительному (цепь 4-9- 10). В основном канале считанный код поразрядно инвертируется и восстанавливается в выбранную ячейку памяти. В дополнительном канале информация запоминается без преобразований и хранится в течение двух тактов работы ЗУ по данному адресу для сравнения с результатом, полученным в основном канале. При втором обращении в данную ячейку считывается поразрядная инверсия исходного кода, над которым вторично выполняется операция поразрядпого инвертирования в основном канале. В результате двукратного преобразования информации содержимое основного и дополнительного каналов будет различаться на величину ощибки и совпадать при исправном оборудовании. Используемый в предложенном устройстве способ контроля с двукратным примепением операции поразрядного инвертирования исходного кода позволяет обнаруживать ощибки любой кратности. Рассмотрим пример одиночной систематической ощибки. Пусть при первом обращении к некоторой ячейке было получено число: Л, а„2« + а„ 12 -1-|-. . . a, . . .+ + Gi2i + ao2J Оно передается по двум каналам, в одном из которых оно преобразуется (поразрядно инвертируется) и в виде Л + а„2« + a.-i2«- + . . . -f + - - + + Ci2 -j- ao2 записывается в исходную ячейку. При втором считывании это число повторно инвертируется. Если при первом считывании числа А в -ом разряде произощел сбой, который в дальнейщем принимает систематический характер, то в дополнительном канале число будет иметь вид: «„ i2«-i+ . . .+а,2. + al2 -fao2 Это число будет записано в исходную ячейку и считано второй раз только в основной канал. Наличие систематической ощибки в том же -ом разряде опять изменит код числа, который запищется как: Л; а„2« + a« i2-i + . . . а,2 -f . . . + . . . ai2i -f ао2в Далее происходит сравнение кодов Л/ и Ль которое и выявляет наличие ощибки в й-ом разряде, так как информация в этом разряде в обоих числах различна. Результаты сравнения используются для оценки работающей части оборудования в данном такте. Систематическая ощибка любой кратности фиксируется в дополнительном канале схемой обнаружения ощибок 11 с указанием неисправного разряда (разрядов) и адреса ячейки. Информация об отказе используется для останова мащины с целью локализации неисправности. При поступлении от основной программы запроса в ЗУ, имеющего высщий приоритет по отношению к контрольному режиму работы ЗУ, сигналом на клемму 17 осуществляется обратное переключение, т. е. блокируется связь местного блока с ЗУ и подключается ЗУ через магистрали 13, 14, 15 к другим устройствам мащины. Место разрыва контрольного режима запоминается для продолжения проверки исправности оборудования, когда ЗУ будет свободно от работы по основной программе. Таким образом, контрольный режим работы ЗУ не влияет на работу устройства в составе мащины при выполнении основной программы, за исключением случая, когда вырабатывается сигнал «отказ, требующий останова мащины. Предмет изобретения Запоминающее устройство цифровой вычислительной мащипы с блоком контроля, содержащее оперативный накопитель, адресные устройства, узлы связи, узлы записи, воспроизведения, приема и выдачи кодов, узлы местпого управления, регистр числа и блок контроля, отличающееся тем, что, с целью сокращения времени обнаружения и определения места иеисправности в процессе работы мащины, блок контроля содержит схему автономного управлепия, схему обнаружения ошибок, дополнительный регистр числа и схему переачи, причем входы схемы передачи подключены к выходам узла воспроизведения и прямым выходам регистра числа запоминающего стройства, входы дополнительного регистра числа соединены с выходами схемы передачи, ыходы дополнительного регистра подсоединены к схеме обнаружения ошибок, выход коорой подключен к схеме автономного управения, а схема автономного управлепия соеинена с узлом местного управления, схемой