УСТРОЙСТВО для ИСПРАВЛЕНИЯ ОДИНОЧНЫХ и ОБНАРУЖЕНИЯ МЯОЮКРАТНЫХ ОШИБОК Советский патент 1967 года по МПК H03M13/51 G06F11/08 

Известны устройства для испарения одиночных и обнаружения многократных ошибок, содержащие регистры сдвига, сумматоры по модулю два, запоминающие элементы и умножители на постоянный коэффициент.

Предложенное устройство отличается тем, что выход кольцевого сдвигающего регистра подсоединен к первому входу сумматора по модулю два, выход делителя подключен ко второму входу сумматора, выход которого соединен со входом блока обнаружения ошпбки и со входом выходного сдвигающего регистра; выход блока обнаружения ошибки через триггер подключен к управляющему входу инвертора, другой вход которого соединен с выходом выходного сдвигающего регистра.

Это позволяет сократить оборудование.

На чертеже приведепа функциональная схема устройства для исправления одиночных и обнаружения многократных ошибок для корректирующего кода с кодовой комбинацией длины п.

Она содержит регистр 1 с обратной связью на п разрядов, делитель 2 на л+1, блок 3 обнаружения ошибки, регистр 4 на п разрядов, триггер 5, ячейку 6 памяти, ячейки 7, 8 «запрет, сумматор 9 по модулю два, схемы И 10, инвертор //, схемы И 12, 13.

комбинация не изменена, а в остальных поочередно инвертировано по одному элементу, используется сложение по модулю два последовательности из неизмененных принятых комбинаций, полученных с регистра с обратной связью, и последовательности, получаемой с делителя на (п+).

Инвертирование производится с помощью сумматора по модулю два.

0

Схема И 10 в цепи обратной связи регистра служит для размыкания обратной связи на rt-fl цикле, что необходимо для очистки регистра / и приема новой комбинации. Полученная после сумматора 9 комбинация записывается на регистр 4 и одновременно анализируется с помощью блока 3.

Если анализируемая комбинация не является кодовой, с выхода блока 3 выдается хотя бы одна единица (так как, например, для ли0нейных кодов синдром в этом случае всегда будет не нулевым) и записывается в ячейку 6 памяти, с которой при считывании выдается импульс, опрокидывающий триггер 5 в такое состояние, при котором инвертор // закрыт и

5 комбинация, записанная в регистре 4, на выход устройства не попадет. Перед проверкой каждой комбинации триггер 5 возвращается в состояние, при котором инвертор 11 оказывается открытым. Поэтому, если при анализе

да блока 3, а следовательно, и с выхода ячейки 6 импульс не поступает, и тогда комбинация с регистра 4 через инвертор // списывается на выход устройства.

Схемы И 12 и 13 служат для закрывания выхода блока 3 при вводе комбинации для анализа и для размыкания обратной связи блока 3 при выводе с него результатов анализа.

Каждая комбинация цроверяется п + раз. Если в течение проверок отождествления комбинации с кодовой не происходит, то выдается импульс, служащий сигналом «ошибка, при помощи устройства, состоящего из ячеек 7 и S «запрет.

На ячейку 7 каждый раз перед проверкой комбинации из элементов записывается «i. Если в проверяемой комбинации обнаружена ошибка, то с ячейки 6 списывается «Ь, которая, поступая в обмотку «запрет ячейки 7, проводит считывание «1, не допуская ее выхода. Таким образом, при обнаружении ошибки при считывании по считывающей обмотке с ячейки 7 выхода не будет.

Если анализируемая комбинация кодовая, то на выходе блока 3 появляется нулевая последовательность, н записи «1 в ячейку б не происходит. Следовательно, записанная ранее на ячейку 7 «1 списывается с нее при считывании, и по окончании проверки комбинации на выходе ячейки 7 появляется импульс.

На ячейку 8 запись «1 производится один

раз в течение цикла из п+ проверок принятой комбинации.

Если в течение одной из проверок происходит отождествление, то с ячейки 7 в обмотку «запрет ячейки 8 поступает импульс, и записанная ранее «I считывается таким образом, что импульс на выходе ячейки 8 не появляется.

Если же в течение я-)-1 циклов проверки отождествления не нроисходит, то при считывании с ячейки 8 выдается импульс, который и служит сигналом «ошибка.

Предмет изобретения

Устройство для исправления одиночных и обнаружения многократных ошибок, содержащее кольцевой сдвигающий регистр, делитель, блок обнаружения ошибок, выходной сдвигающий регистр, сумматор по модулю два, триггер и инвертор, отличающееся тем, что, с целью сокращения оборудования, выход кольцевого сдвигающего регистра подсоединен к первому входу сумматора по модулю два, выход делителя подключен ко второму входу сумматора, выход которого соединен со входом блока обнаружения ошибки и со входом выходного сдвигающего регистра, выход блока обнаружения ошибки через триггер подключен к управляющему входу инвертора, другой вход которого соединен с выходом выходного сдвигающего регистра.