АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ Советский патент 1968 года по МПК G06F7/38 

Известны арифметические устройства цифровых вычислительных машин, содержащие блок множимого, блок множителя, блок подготовки слагаемых и накопительный сумматор.

Предлагаемое устройство отличается от известных тем, что в нем выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анализа t-й группы разрядов множителя подсоединены к управляющим входам i-H схемы подготовки нового слагаемого, выходы блока множимого подключены поразрядно к входам соответствующих схем подготовки новых слагаемых, выходы которых подсоединены к входам новых слагаемых сумматора с запоминанием переносов и накоплением результата для одновременного сложения нескольких двоичных чисел. Кодовые шины чисел подключены через первую и вторую группу схем совпадения соответственно к первому и второму регистру множимого, а через третью и четвертую группу схем совпадения - к первому и второму регистрам множителя. Выходы первого и второго регистра множимого через пятую и шестую группы схем совпадения подключены к первым и вторым входам собирательных схем множимого. Выходы первого и второго регистра множителя через седьмую и восьмую группы схем совпадения подсоединены к первым и вторым входам собирательных схем множителя. Это позволяет увеличить быстродействие устройства.

На чертеже приведена блок-схема предлагаемого арифметического устройства.

Арифметическое устройство состоит из сумматора типа ротор /, блока 2 подготовки слагаемых, блока 3 множимого и блока 4 множителя.

Сумматор типа ротор / представляет собой устройство, в котором производится одновременное сложение с хранением переносов нескольких двоичных чисел, поступающих по входам 5, есл;- подан сигнал сложения 6. На этом же устройстве производится ассимиляция переносов, если подан сигнал 7. С целью ускорения работы ротора 1 в нем предусмотрено дзблирование регистров хранения результатов, которые в каждом такте поочередно переключаются сигналами 8 и 9. Выдача результатов после ассимиляции производится по сигналу 10.

Для того чтобы ликвидировать потери времени на смену операндов, в предлагаемом устройстве предусмотрено дублирование регистров операндов. В каждом четном цикле работы арифметического устройства подается управляющий сигнал 11, и операнды из запоминающего устройства 12 поступают в арифметическое устройство следующим образом: множимое - через схемы совпадения 13 на первый регистр 14 множимого, множитель - через схемы совпадения 15 на первый регистр 16 множителя. В каждом нечетном цикле подается управляющий сигнал 17, множимое поступает через схемы совпадения 18 на второй регистр 19 множимого, а множитель - через схемы совпадения 20 на второй регистр 21 множителя.

Одновременно с приемом новых операндов в каждом цикле идет обработка операндов, принятых в предыдущем цикле на дублирующие регистры. По сигналу // выдаются для обработки: множимое из регистра 19 (через схемы совпадения 22 и собирательные схемы 23) и множитель из регистра 21 (через схемы совпадения 24 и собирательные схемы 25). По сигналу 17 выдаются для обработки: множимое из регистра 14 (через схемы совпадения 26 и собирательные схемы 23) и множитель из регистра 16 (через схемы совпадения 27 и собирательные схемы 25).

Множитель в блоке множителя 4 подвергается анализу в соответствии с принятым алгоритмом сокращенного умножения. Количество одновременно анализируемых с-разрядных групп разрядов множителя равно количеству входов новых слагаемых т ротора. Результаты анализа и калсдой с-разрядной группы разрядов множителя поступают на управляющие входы соответствующей схемы подготовки нового слагаемого блока 2. Таким образом, в каждом такте умножения обрабатываются с/По разрядов множителя.

Множимое в блоке 3 подвергается предварительным сдвигам на О, сто Зс/По и т. д. разрядов в первом, втором, третьем и т. д. тактах умножения, соответственно. Сдвиг в последнем также соответствует умножению на старшие разряды множителя. Необходимое

число тактов умножения d - , где п -

сто разрядность операндов.

В каждом такте предварительно сдвинутое в блоке 3 множимое поступает параллельно на информационные входы всех схем подготовки новых слагаемых блока 2. Каждая схема подготовки нового слагаемого производит дополнительный сдвиг и преобразование кода множимого в зависимости от номера соответствующей этой схеме с-разрядной группы разрядов множителя и от управляющих сигналов, цоступающих на эту схему из блока 4.

В первом такте каждого цикла умножения подается сигнал 28. При этом первая группа из сто разрядов множителя поступает через схемы совпадения 29 и собирательные схемы 30 на схему анализа 31. Результаты анализа - управляющие сигналы 32, 33 и т. д. поступают на схемы подготовки новых слагаемых 34, 35 и т. д. Одновременно по сигналу .25 множимое с предварительным сдвигом на О

разрядов поступает через схемы совпадения

36и собирательные схемы 37 на входы всех схем подготовки новых слагаемых.

Во втором такте каждого цикла умноже5 ния подается сигнал 38. Вторая группа из ст разрядов множителя через схемы совпадения 39 и собирательные схемы 30 поступает на схему анализа 31. Множимое с предварительным сдвигом на сшо разрядов через 0 схемы совпадения 40 и собирательные схемы

37поступает на входы блока 2 и т. д. Выходы блока 2 подготовки новых слагаемых подключены ко входам 5 ротора /, на котором в каждом такте происходит сложение

5 новых частичных произведений с накопленными результатами. Сигналы S и 9 подаются поочередно в каждом такте, одновременно с сигналами 28, 38 и т. д. С целью реализации возможности накапливания без ассимиляции в сумматоре предусмотрены q .дополнительных разрядов для целой части результата. При этом количество произведений, сумма которых может быть накоплена (к), оценивается соотношением

5Ig2«(

При необходимости обеспечить на сумматоре работу в обратном коде (с циклическим переносом) на свободные входы новых слагаемых во всех разрядах сумматора, где имеются такие входы, подаются (в зависимости от управляющих сигналов блока множителя) коды «О ил и«1, вырабатываемые в блоке 2 схемой имитации кодов 41.

Если результат имеет целую часть из / разрядов () и должен быть нормализован, то он пересылается на один из регистров множимого, в один из регистров множителя засылается код числа 2-/, и производится один цикл умножения. По окончании этого

° цикла на выходе ротора / появляется нормализованный результат.

Аналогично производятся произвольные сдвиги вправо на разрядов.

Сложение (вычитание) на предлагаемом устройстве производится следующим образом: в один из регистров множимого засылается операнд, в один из регистров множителя - код числа +1 (-1), и производится один цикл умножения.

Добавление сумматора порядков 42 позволяет производить все описанные выше операдии также и над числами с плавающей запятой.

Предмет изобретения

Арифметическое устройство цифровой вычислительной машины, содержащее блок множимого, блок множителя, блок подготовки слагаемых и накопительный сумматор, отличающееся тем, что, с целью повышения быстродействия, в не.м выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анадинены к управляющим входам t-и схемы подготовки нового слагаемого, выходы блока множимого подключены поразрядно к входам соответствующих схем подготовки новых слагаемых, выходы которых подсоединены ко входа:. новы:; слагаемых сумматора с запоминанием переносов и накоплением результата для одиовременного нескольких двоичных чисел, кодовые шины чисел подключены через первую и вторую группу схем совпадения соответственно к первому п второму регистру множимого, а через третью и четвертую группу схем совпадения - к первому и второму регистрам множителя, выходы первого и второго регистра множимого через пятую и шестую группы схем совпадения подключены к первым и вторым входам собирательных схем множимого, выходы первого и второго регистра множителя через седьмую и восьмую группы схем совпадения подсоединены к первым и вторым входам собирательных схем множителя.

---i-c zii:ii